=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요, 좋은 강의 감사합니다. skid buffer 안의 ready 신호에 대해 헷갈리는 부분이 있어 질문을 올립니다. ready 신호는 master side의 모듈이 data를 받을 준비가 되었음을 의미한다고 이해가 되며, 이는 m_ready 신호와 유사한 의미를 가진다고 생각이 됩니다. 하지만, 구현된 코드에서는 m_ready 신호와 동일한 신호로 사용하지 않는데, 두 신호의 차이를 확인할 수 있는 case가 있는지 궁금합니다.감사합니다!

안녕하세요. 22장 수강 후, HW 가속기를 직접 설계 해보는 너무나 좋은 경험을 하였습니다.1) 첫번째 질문강의를 직접 수강 후, 보통의 DNN에서는 Wieght만 있는 것이 아닌 Bias또한 존재하기 때문에 기존에 사용하던 BRAM을 2개에서 3개로 (Bias 값을 담는 BRAM 추가) 하여 다시 설계해보았습니다. https://sturdy-nebula-796.notion.site/AI-H-W-Spec-2ffdd93b8dec4e9d92660514d7b63df4?pvs=25( 연산 FC Core에 Relu 와 Bias를 추가하였습니다.)그 후 Vivado에서 합성한 결과 아래 사진 처럼 BRAM이 합성되지 않은것을 확인하였습니다.코드를 여러번 보면서 어디서 문제가 된건지 확인했지만, 찾을 수 없었습니다.맛비님께서 바쁘시니 감으로라도 이런 부분에서 문제가 있을것 같다 하시면 제가 찾아서 한번 수정을 여러번 진행해보겠습니다.. ㅜㅜ 2) 두번째 질문보통 DNN의 FC Layer의 hidden Layer과 Output Node의 갯수는 256~512개 정도로 설정하여 학습하는것으로 알고있습니다. (CNN이 아님)강의에서는 Output Node를 4개로 설정하였고, 그에 4개의 Output Register를 설정하였습니다.만약, 그렇다면 Output Node나 Hidden layer Node를 n ( n>200) 이라고 한다면, Output 값을 받아줄 Register 갯수와 연산할 Core의 갯수도 n개로 맞춰줘야 하는지 궁금합니다.. (무언가 다른 방법이 있는지도 궁금합니다.) 좋은 강의해주셔서 정말 감사합니다. 맛비님

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하십니까 인터페이스 ip 설계자가 꿈인 만큼 완벽히 이해하고싶어 질문드립니다. 읽어주신 것에 대해 매우 감사드립니다.강의에서 언급하신 미지의 슬레이브 모듈에서 베이직 모듈을 거쳐 미지의 마스터 모듈로 전해지는 ready 신호는 아무리 늦게 도착한다 해도 timing violation 이 일어났을 때 동작 속도는 느려지더라도 데이터 손실은 일어나지 않는다고 생각하는데 저의 개념이 맞을까요?이렇게 생각하는 이유는 미지의 마스터 모듈에서 베이직 모듈로 전해지는 s_valid,s_data는 미지의 슬레이브에서 출발한 ready신호가 도착하기 이전에는 CE핀(미지의 마스터 모듈 안의 CE핀)이 활성화 되지않아 이전 상태를 계속 유지할 수 있기에 아무리 ready신호가 미지의 마스터 모듈로 늦게 도착한다고 해도 즉, 늦은 만큼 클럭 주기를 넘어가더라도 s_valid,s_data를 유지해주어 결국 클럭 주기를 넘어가 timing violation이 일어나도 속도만 느려질 뿐 데이터는 무손실로 전송된다는 것입니다. 강의 내용에 대해 더욱 더 나아간 질문을 드리는 거 같아 죄송하지만 저는 인터페이스 ip 설계 전문가가 되기 위해 스스로 궁금증을 던지는 것이 중요하다고 생각해 이런 질문을 드립니다. 감사합니다!+ 질문드리다가 데이터의 손실이 일어날 수 있는 경우를 생각해보았는데 맞는지 확인해주시면 감사하겠습니다!: ready 신호가 미지의 마스터 모듈로 도착되는 시간이 만약 클럭의 setup과 hold time 사이가 된다면 metastable 상태가 되어 0,1 중 예상할 수 없는 값이 될수도 있기에 동작속도가 느려지는 것 뿐만 아니라 회로의 오동작을 일으킬 수 있을것이다.이것이 제가 추측하는 이유입니다. 글이 길어서 죄송하지만 피드백 부탁드리겠습니다.. 감사합니다! 

안녕하세요 FPGA 보드를 구입해 공부를 시작하는 수강생 입니다. 강의 초반 부 vivado tool 설정에서 text editor를 ultra editor로 설정하라고 하셨는데 ultra editor로 설정하고 코드를 작성하려 했지만 uedit32.exe를 찾을 수 없다는 오류 메시지와 함께 작성을 할 수 없더라고요. 그래서 ultra editor 다운해 사용하려 했는데 구매를 해야 하는 editor여서 질문드립니다. 이 editor를 구입한 후 설정해 강의를 진행해야 할까요. 아니면 디폴트 값으로 설정해 진행해도 될까요?

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요!좋은 강의 제공해주셔서 감사합니다.Session 2의 "필수과정! Xilinx Vivado 2022.2 설치 (Windows 11 의 WSL 기반. 설계엔지니어라면 리눅스환경과 친해져야해요!)" 에서 수업노트 내 리눅스 초보자를 위한 명령어 모음집 링크를 누르니, 이상한 사이트로 이동됩니다.. 따로 구글에서 자료는 찾을 수 있지만 알려드리려 글 남깁니다!

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 파일이름만 달라서 파일이름만 변경해서했는데 오류만 계속뜹니다

안녕하세요 설계독학을 보며 열심히 공부를 하고 있는데요. 원래 비바도를 그냥 사용했을 때는 RTL analysis -> open elaborated design ->schematic이렇게 누르면 만든 회로의 schematic을 볼 수 있는데 여기서는 그런 네비게이션 바가 안보여서 여기서도스케매틱을 확인할 수 있는 방법이 있는지 궁금합니다.   

안녕하세요, 해당 강의 10강 block memory interface 부분을 응용하여 프로젝트를 진행하고 있습니다.제가 목표로 하는 것은 microblaze - axi interconnect - AXI AHBLite Bridge 로 이어지는 Block design 후, microblaze의 내부 메모리에 data를 저장하여 write / read 동작을 시켜 ahb bus를 사용하는 외부 ip에 시스템을 연결하려 합니다.현재 block design 구성 및 address 설정은 다음과 같습니다. 아래 코드는 제가 write 동작을 위해 작성한 vitis에 c code입니다. #include <stdio.h>#include "platform.h"#include "xil_printf.h"#include "xil_io.h"#include "xil_types.h" // added on 20240411 by dykim#include <unistd.h>#define XPAR_M_AHB_0_BASEADDR 0x44A10000 // added by DYKIM on 20240326#define TMC_JXSE_BASE_ADDR (XPAR_M_AHB_0_BASEADDR + 4) // added by DYKIM on 20240326#define TMC_JXSE_ENC_CMD 0x0000 // added by DYKIM on 20240326#define TMC_JXSE_ENC_SRST 0x0004 // added by DYKIM on 20240326#define TMC_JXSE_INT_STAT 0x0010 // added by DYKIM on 20240326#define TMC_JXSE_INT_RAW 0x0014 // added by DYKIM on 20240326#define TMC_JXSE_INT_EN 0x0018 // added by DYKIM on 20240326#define TMC_JXSE_ENC_TGT_SIZE 0x0020 // added by DYKIM on 20240326#define TMC_JXSE_ENC_PIC_SIZE 0x0024 // added by DYKIM on 20240326#define TMC_JXSE_ENC_PIC_FMT 0x0028 // added by DYKIM on 20240326#define TMC_JXSE_ENC_PROF 0x002C // added by DYKIM on 20240326#define TMC_JXSE_ENC_NL 0x0034 // added by DYKIM on 20240326#define TMC_JXSE_ENC_MODE 0x0038 // added by DYKIM on 20240326#define TMC_JXSE_ENC_WGT_SET 0x003C // added by DYKIM on 20240326#define TMC_JXSE_ENC_ERR_INFO0 0x0040 // added by DYKIM on 20240326#define TMC_JXSE_ENC_ERR_MASK0 0x0044 // added by DYKIM on 20240326typedef unsigned short u2;typedef unsigned short u1;void SI5386_init (u32 ID) ; void AHB_Out32 (u32 address, u32 data, u2 trans, u1 write);u32 AHB_In32 (u32 address, u2 trans, u1 write);void AHB_RegWrite (u32 address, u32 value, u2 trans, u1 write);u32 AHB_RegRead (u32 address, u2 trans, u1 write);int main(){ init_platform(); SI5386_init(0); SI5386_init(1); // print("Hello World\n\r"); // print("Successfully ran Hello World application"); cleanup_platform(); return 0;}void AHB_RegWrite (u32 address, u32 value, u2 trans, u1 write){ u32 data; u2 htrans; u1 we; data = 0x00000000; htrans = 2; we = 1; AHB_Out32(TMC_JXSE_BASE_ADDR + TMC_JXSE_ENC_CMD, data, htrans, we); data = 0x00000101; AHB_Out32(TMC_JXSE_BASE_ADDR + TMC_JXSE_INT_STAT, data, htrans, we); // 0x0010 data = 0x00000101; AHB_Out32(TMC_JXSE_BASE_ADDR + TMC_JXSE_INT_EN, data, htrans, we); // 0x0018 data = 0x00093ee0; AHB_Out32(TMC_JXSE_BASE_ADDR + TMC_JXSE_ENC_TGT_SIZE, data, htrans, we); // 0x0020 data = 0x021c0780; AHB_Out32(TMC_JXSE_BASE_ADDR + TMC_JXSE_ENC_PIC_SIZE, data, htrans, we); // 0x0024 data = 0x00000084; AHB_Out32(TMC_JXSE_BASE_ADDR + TMC_JXSE_ENC_PIC_FMT, data, htrans, we); // 0x0028 data = 0x00000000; AHB_Out32(TMC_JXSE_BASE_ADDR + TMC_JXSE_ENC_PROF, data, htrans, we); // 0x002c data = 0x00000205; AHB_Out32(TMC_JXSE_BASE_ADDR + TMC_JXSE_ENC_NL, data, htrans, we); // 0x0034 data = 0x00000001; AHB_Out32(TMC_JXSE_BASE_ADDR + TMC_JXSE_ENC_MODE, data, htrans, we); // 0x0038 data = 0x00000001; AHB_Out32(TMC_JXSE_BASE_ADDR + TMC_JXSE_ENC_CMD, data, htrans, we); // 0x0000 usleep(3000);}void AHB_Out32(u32 address, u32 data, u2 trans, u1 write){ if (trans == 2 && write == 1) Xil_Out32(address, data);}위 코드에서, trans나 write 변수는 axi ahblite bridge의 output 신호로 둔 것인데 이를 어떻게 c code로 컨트롤 해야할 지 감이 잡히지 않습니다.이후 보드에 프로그램을 올려 ILA 결과를 확인해보니 아래와 같이 입력으로 준 Ready 신호만 들어오는 것을 확인했습니다.긴 내용에 죄송스럽습니다.현재 해당 문제에 대해 혼자 해결해야 하는 문제라 정말 막막하고 어렵습니다. 제가 어느 부분에서 잘못되었는지 알려주시면 정말 감사하겠습니다.

시그널을 드래그 해서 여러개를 선택하려고 하는데 ctrl을 눌러도 되질 않습니다. 어떻게 선택해야 합니까?

안녕하세요 공부 중에 궁금증이 생겨서 질문 남깁니다.! FPGA마다 각각 resource가 정해져 있는 것으로 알고 있습니다.실제로 보드를 Implementation을 한 후 bit파일을 만들고 실제 보드에서 동작을 하면 열이 많이 발생하는데 이경우에 리소스를 많이 사용 할 수록 많은 열이 발생할 것 같습니다. 그럼 성능 저하로 이어질 것 같습니다.이를 예방하고자 각 보드마다 리소스를 몇 %를 사용하면 성능저하가 일어난다는 스펙이 정해져 있나요? 강의랑 직접적인 관련은 없지만 궁금증이 생겨서 질문드립니다 . 감사합니다 !

안녕하세요 맛비님. 아래와 같이 코딩을 할 경우 차이가 무엇인가요? 자료를 찾아보니 다르게 작성하는 경우가 있는데 어떻게 다르며, 활용할 수 있는지 궁금합니다.assign leds = slv_reg0 [3:0]; assign sw[3:0] = slv_reg1;위의 코드에서 스위치 4개가 slv_reg1의 0x43C00004;라는 주소에 할당이 되었다고 가정하겠습니다. 그렇다면 4개의 스위치의 주소를 각각 어떻게 접근하고 제어를 할 수 있나요? ON/OFF 상태에 따라 print하고자 합니다. 각각의 스위치 별 주소를 알고 싶습니다. ON/OFF 된 상태를 아래와 같이 제어를 할 수 있는것인가요?char *out0 = (char *) 0x43C00000; *out = 0xFF; // ON *out = 0x00; // OFF

안녕하세요.인공지능을 공부하는 중에 GEMM (GEneral Matrix Multiplication) 이라는 단어를 많이 접하게 됩니다.이번 강의에서 다룬 Fully Connected Layer 코어가 GEMM 의 일종이라고 볼 수 있을까요?그리고 Deep Neural Network 을 구현할 때, 수업에서 배운 core 를 여러 번 돌려서 구현이 가능한 것인가요? 그런 경우엔 각 core 에서 나온 출력을 별도의 메모리에 저장을 해두고 사용을 해야하는 것일까요? 감사합니다! =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

CNN을 타겟으로 하는 NPU와 LLM을 타겟으로 하는 NPU는 어떤 차이가 있을까요?LLM이 파라미터수가 많으니 FLOPS를 높이기 위해 MAC연산기를 많이 배치하고 memory bandwidth를 높여주는 정도 일까요?아니면 encoder/decoder라는 구조로 NPU HW에 구조적으로 다른 접근이 필요한가요?NPU 설계시 당연히 CNN,RNN,Transformer와 같이 특정 알고리즘을 염두에 두고 진행하겠죠?

안녕하세요. 제공해주시는 영상 항상 잘보고 있는 학생입니다. 다름이 아니라 곱셈 core설계 실습편에서 의문점이 들어 질문드립니다. 사진처럼 저는 HW계산 결과가 41.61us 동안 수행하였습니다. 하지만 맛비님의 경우는 0.95us가 동안 수행하였고 cycle역시 저보다 매우 적은 수준만 수행하였습니다.  차이가 조금이 나는게 아니라 50배정도 차이가 나서 질문드립니다. 차이가 나는 이유가 무엇을까요?혹시 이전 수업에서 적용했던 흔적 때문일까요?참고로 프로그램을 모두 끊고 FPGA전원을 종료한 후에 포트를 뽑고 있습니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================맛비님. 안녕하세요. 강의 잘 보고 있습니다.Read latency에 대한 질문이 있어 글 남깁니다.커뮤니티에서 latency와 관련된 질문에 대한 답을 보아도 이해가 안되는 부분이 있습니다.문서를 보면 AXI4 BRAM Controller IP는 Read Command 최적화로 Read latency를 줄인 것으로 보입니다.이러한 이유인지 강의에서 1 cycle 미만이라고 하셨고 그림에서도 1 cycle 미만으로 보입니다만 Read latency에 대한 글을 보면 무조건 1 cycle 미만이라는 보장도 없는 것 같습니다.문서만 보고 드는 생각은 상황에 따라 BRAM의 Read Latency가 변한다는 것(온도?)인데, 이러한 상황이 있을 수가 있나요?

안녕하세요 제공해 주신 코드를 수정해서 rdma와 wdma의 data width를 서로 다르게 설계해보았는데요.AWSIZE와 ARSIZE을 다르게 설정해도 큰 값으로 통일되어 error가 발생하더라구요. data width를 서로 다르게 설계하면 axi spec에 위배되는 것인가요? 잠깐 알아본 바로는 위와 같이 read/write의 width가 다른 data를 전송하고 싶은 경우 경우 큰 쪽의 data width에 맞춘뒤 narrow burst라는 것을 활용해서 data width보다 작은 데이터를 전송할 수 있는 방법이 있던데 이것을 사용해야 하는 것인가요?

안녕하세요 맛비님. AXI4_Lite 관련 질문을 드리게 되었습니다.1. 스위치나 버튼의 상태를 알려주는 reg의 값과 주소를 알 수 있는 방법이 있나요? 5장과 8장을 통합한 프로젝트를 만들려고 합니다. 각 스위치의 ON/OFF 상태를 UART로 상태를 print하는 것을 하려고 합니다.xilinx에서 제공하는 IP의 datasheet는 아래 페이지에서 원하는 IP를 검색하여 하는 것이 맞나요?https://www.xilinx.com/support.html#documentation

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요. 맛비님. 항상 강의 잘 보고 있습니다. 실습을 따라하던 과정 중 어드레스 맵 부분이 달라서 확인해보니 ip를 생성할 때 Base Address와 Size가 다릅니다.그런데 문제는 Base Address를 강제로 수정하고 IP Package를 다시 만들어서 Auto connection을 하면 다음과 같은 에러가 나옵니다.무엇이 문제인지 모르겠습니다. 버전은 2022.2를 사용하고 있습니다.

vitis 설치이후 z7-20보드를 추가 하기 위해 install/update 버튼을 눌러야합니다. 하지만 아래 사진처럼 버튼이 없네요... 무엇이 문제일까요?

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 저번 강의에서는 우분투 버전이 20이었는데, 이번 강의에서는 18입니다. 새로 wsl을 깔아야 하나요?