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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 5장] D FlipFlop 과 Reset 실습 (Reset 의 중요성은 여러번 말해도 됩니다.)

5장 Instance 연결 질문 있습니다.

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안녕하세요.

5장에 6분쯤에 test DUT를 연결하는 과정에서 질문이 있습니다.

2장의 경우

clock_gating_model DUT <-instance 이름 (

.i_clk (clk); <- 연결을 할 때 내부 DUT (외부)

코드에서 .내부 Port Name(외부 Port Name)의 형태로

연결시키는 것으로 이해했는데,

5장의 경우는 .clk (clk_for_clk)로

.내부 Port Name(외부 Port Name)의 형태를 가지도 있어서 혼동이 됩니다. 혹시 이 경우에는 Name으로 연결하는 방법이라 같은 의미로 이해해도 될까요?

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

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답변 1

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안녕하세요 :)

 

.내부 Port Name(외부 Port Name)

이렇게 이해하시면 되겠습니다.

문법이고요. 내부 port name 과 외부 port name 은 같아도 되고, 달라도 됩니다.

즐공하세요 :)

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