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설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

[프로젝트-1] Mem copy IP 를 FPGA 에 올려보기 (Zybo Z7-20)

[프로젝트-1] 참고, Address Map, DDRI Features

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zynq DDR 컨트롤러 특성상 burst length 는 16개, burst size 는 8바이트가 최대네요.

DDRI.JPG

BASE_ADDR 는 최소 1MB 이후가 안전해 보이네요.

(0x100000 ~ 0x3fffffff)

address_map..JPG

zynq User Guide 에서 캡쳐한 것입니다.

 

답변 1

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지식공유자

안녕하세요 :)

거기까지는 확인 못해봤는데, 그런 문서가 있었군요.

제 생각에는

  1. Base address 는 말씀해주신 내용이 맞는 것 같아요.

  2. Burst length 경우에는,

    IP <-> Interconnect (crossbar) <-> DDR ctrl <-> DDR

    순이기 때문에

    IP가 16 burst 초과를 보내도 중간에서 converting 해주지 않을까 하는 예상은 됩니다.

    System 상 AXI4 Spec 을 그대로 따르기 때문에 burst length 를 32 로 보내도 잘 동작 할 것 같아요. (뇌피셜이긴 한데.. 아마 잘 될겁니다.)

 

좋은 의견 감사합니다!

즐공하세요 :)

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