인프런 커뮤니티 질문&답변

안녕하세요, 맛비님. 강의 잘 보고 있습니다.

다름이 아니라, " Verilog HDL [HDL 1장] Testbench 에서 Clock 생성하기 " 강의에서 git 실습파일 clone에 실패해서 문의 드립니다.

강의 대로 git clone https://github.com/matbi86/sulgyedokhak.git 를 입력하니 첨부파일과 같은 결과가 나옵니다.

설치 완료가 시작 단계의 끝인 줄 알았는데 아직 한 단계 남았었네요 ^^

답변 부탁드립니다.