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설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

[HDL 24장] Handshake I/F 의 timing closure 를 위한 skid buffer - 실습편

[s_data, s_valid]와 [m_data, m_valid] 일치 여부

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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안녕하세요. 맛비님처럼 되고 싶은 학생입니다.

다름이 아니라, s_valid가 1일 때 s_data가 유효한 것으로 알고 있는데, m_data와 m_valid를 보았을 때, slave 쪽 데이터와 상이한 것 같습니다.

s_valid가 1일 때, s_data는 0, XXX, XXX 이런식으로 나아가는데 m_valid가 1일 때, m_data는 0, 0, XXX, XXX로 나아가서 문의드립니다. 강의에서 diff 명령을 통해 같다는 것을 검증하였는데, 단지 툴오류인 것일까요?

일전에 저도 testbench에서 원하는 시점에 valid신호 및 data가 나오지 않아서 당황스러웠던 경험이 있었습니다. 그것과 동일한 것인지요?

답변 1

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설계독학맛비
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안녕하세요 :)

저보다 잘 되셔야죠?!

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질문글을 보았을때,

s_valid / s_ready 의 data 와.

m_valid / m_ready 의 data 가

다르다

라고 인지가 되는데요.

어떤 case 에서 그랬는지 확인할 수 있을까요?

waveform 하고, 문제가 되는 dump file 도 같이 캡쳐해주시면 확인해볼께요.

최소한 강의에서 드린 자료를 아무 수정없이 돌리셨다면, 같은 결과가 나와야 할 것 같습니다.

확인 부탁드려요.

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