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설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

[프로젝트-1] Mem copy IP 를 FPGA 에 올려보기 (Zybo Z7-20)

[프로젝트1] Frequency 오류와 Implementation Run Properties 공유합니다!

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수정됨

2

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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안녕하세요! 살이되고 피가 되는 강의 정말 잘 보고 있습니다~

제가 프로젝트를 하다가 맛비님처럼 안되는 부분이 있어 이를 공유하기 위해 이렇게 커뮤니티에 글을 쓰게 되었습니다.

우선 저는 Vivado 20.2를 사용하고 있습니다.
오류는 Block Design을 Zynq와 Run Connection Automation할 때 발생했습니다.

Error.png

Tcl Console에 찍힌 오류는 다음과 같습니다.
ERROR: [BD 41-2168] Errors found in procedure apply_rule:

여기서 저는 다시 Run Connetion Automation을 누른 후 아래와 같이 Clock source for driving Bridge IP와 Clock source for Slave interface를 Auto(?)에서 직접 PS와 연결 하였습니다. (아래사진 참고)

block design 에러3.png

이후에는 문제 없이 프로젝트를 진행할 수 있었습니다.
result.png

두번째로 synthesis와 implementation option window 같은 경우에는 강의에서 보이는 Window를 찾을 수 없어서(아마 Generate Bitstream을 해야 나오는 것 같습니다.??) Setting에서 바꿔주었습니다.

Source.pngImplementation.png

강의를 들으시는 분들 모두 잘 해결하시겠지만, 혹시나 하는 마음에 공유해봅니다!

감사합니다😊

답변 1

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설계독학맛비
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안녕하세요 :)

공유는 언제나 환영입니다. 복 받으실 꺼에요.

진심으로 감사드립니다.

즐공하세요 :)

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