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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 1장] Testbench 에서 Clock 생성하기 ( Clock 이 없는 디지털 회로 설계를 논하지 말라. )

./clean 관련 질문입니다.

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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맛비님께서 강의 중 clean 파일은 Simulation 이후에 생성된 불필요한 파일들을 제거하기 위해 만들었다고 하셨습니다. 그렇다면 맛비님이 주신 파일을 사용하지 않고 제가 vivado를 켜서 개인적으로 설계를 진행할 때 계속해서 시뮬레이션을 돌리면서 ./claen을 사용하지 않는다면 추후에 용량 문제가 생길 수도 있는 건가요..?

만약 용량 문제가 생긴다면 따로 clean 파일을 깔아줘야 할까요?

답변 1

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설계독학맛비
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안녕하세요 :)

clean 파일은 스크립트 입니다.

editor 로 open 해보시면, 그 쓰임세를 파악하실 수 있을꺼에요. (rm 명령어를 통한 단순 삭제)

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무한대로 하신다면, 문제가 되겠죠...??

제가 드린 예제코드는 그렇게 복잡하진 않아서, (질문자님의 수정없이) 제공해드린 코드만 돌려본다.. 가정하면, 보수적으로 잡았을때 1GByte 이하라고 확신합니다.

즐공하세요 :)

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