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Vitis에서 더미파일을 만든 후 FPGA에 비트스트림을 올렸는데, Vivado에서 비트스트림 만들고 바로 올리지 않고 굳이 vitis에서 올렸던 특별한 이유가 있나요?!
처음에는 PS에서 공급하는 CLK 주기를 조작하기 위해서라고 생각했는데, 생각해보니 vivado에서 block design 할 때 clk 주기를 이미 줬더라구요..! 궁금합니다PL영역 안에서 (PS와의 연결 없이) 사용하는 clk의 기본 클락 주파수가 있을텐데, (아마 100Mhz였나요..) 이를 PS와의 연결 없이 조절할 수는 없는건가요?!
감사합니다 :)
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안녕하세요 :)
A1. PL 로 Clock 을 공급하지 않았어요.
FPGA 상에서 Clock 의 공급원은 PS 입니다. 그래서 PS 를 깨우기 위해서 Vitis 에서 실행을 하였습니다.
PL 로 별도로 공급하려면, 외부 Clock 을 끌어와서, Pin을 통해 입력받아 사용해야 합니다.
해당 강의에서는 그럴 이유가 없어서, PS Clock 을 사용했어요.
Zybo board의 외부 Clock 은 이전에 써본적이 있는데, 가능합니다. 옛날에 작성한거랑 정확한 방법은 직접 분석 부탁드려요. 참고만 하시라고 공유드립니다.
https://blog.naver.com/semisgdh/220956152746
A2.
외부에서 가져오는 방법은 위 링크로 설명하면 될 것 같아요.
============
(말은 쉽지만, 직접 해보시면서 얻는 것이 있을꺼에요.)
결론은 회로도 및 시스템을 분석해서, 본인 상황에 맞는 적절한 Clock 을 사용하시면 됩니다.
즐공하세요 :)