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설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

build 파일 관련 질문

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안녕하세요!

다름아니라 알려주신 build파일 작성 방법을 바탕으로 아래 사진과 같이 RTL/ 과 SIM/ 하위의 모든 파일을 포함시켜 build파일을 작성해보려고 했고

아래와 같이 build파일을 작성하였습니다.

그리고 build를 실행해보니 아래와 같은 오류가 떴는데 혹시 어떻게 해결해야 할까요!

답변 1

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설계독학맛비
지식공유자

안녕하세요 :)

수강생 분이 작성한 코드는 답변을 드리고 있진 않아요.

이점은 양해 부탁 드립니다.

===========

음... 정확하게 저도 원인은 모르겠습니다. Error 메세지를 구글링 하셔서 해결해 보시는 것을 추천드려요.

한가지 의심되는건, system verilog 를 빌드할때,

xvlog -sv

위 sv 옵션이 추가 되어야 할 것 같습니다.

image

즐공하세요 :)

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