작성한 질문수
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
[HDL 1장] Testbench 에서 Clock 생성하기 ( Clock 이 없는 디지털 회로 설계를 논하지 말라. )
작성
·
363
1
안녕하세요! 1장 공부하다 궁금한 점이 생겨 질문드립니다.
다음과 같이 display를 실행 했을 때, 결과가 아래와 같이 나왔습니다.
이때 0과 100 사이에 왜 공백이 생기는지 궁금합니다.이 공백을 없애는 방법도 있나요?
답변 1
0
안녕하세요 :)
다음처럼 %d -> %0d 로 수정하시면 됩니다.
앞의 숫자 0은 공백 칸 개수를 의미해요.
즐공하세요 :)
다음과 같이 display를 실행 했을 때, 결과가 아래와 같이 나왔습니다.
이때 0과 100 사이에 왜 공백이 생기는지 궁금합니다.
