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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
[HDL 10장] 설계능력 향상을 위한 Counter 제대로 이해해보기 (이론편) - (카운터만 제대로 이해해도 어중간한 설계 신입보다 훌륭합니다!)
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맛비님 안녕하세요, 10장 counter 강의를 듣고 질문 사항이 생겨 글 남기게 되었습니다.
counter를 설계할때 sw 처럼 cnt = cnt + 1; 설계하면 안된다고 Combinational Logic의 정의와 함께 설명해주셨습니다.
이때 Combinational Logic은 입력과 동시에 출력이 결정되기 때문에 저장공간 없이 같은 변수 cnt를 사용하면 안된다고 이해하면 될까요 ?
좋은 하루 되세요.
답변 1
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안녕하세요 :)
적어주신 내용으로 이해하셔도 될 것 같아요.
회로를 그려보면 더 좋고요.
즐공하세요 :)
답장 감사합니다 !
답장 감사합니다 !