인프런 커뮤니티 질문&답변

module FSM(
	input clk,
	input rst_n,
	input i_run,
	output reg o_done
);
reg[1:0] state; //00:IDLE, 01:RUN, 10:DONE, 11:None
wire is_done;

always@(posedge clk or negedge rst_n) begin

case(state)

2'b00 : // IDLE 
begin if (rst_n == 1 && i_run == 1)
state <= 01;
else
state <= 00;
end

2'b01 : // Run
begin if (!rst_n)
state <= 00;
else if (rst_n == 1 && is_done == 1)
state <= 10;
else
state <= 01;
end

2'b10 : // Done
begin
state <= 00;
end

dafault : //Deafalt
begin
state <=00;
end

endcase

end

endmodule

보이는 그대로 FSM을 state를 case로 나눠서 기술해봤는데, 혹시 위와 같은 방식으로 설계하면 문제 없을까요?