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설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)

강의 내용에 대한 질문입니다. (Lab2 Practice 1)

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안녕하세요, 강의 잘 듣고 있습니다.

질문이 있는데요, Lab2 Practice 1의 3분 13초 에서 빨간색 네모 박스가 앞선 연산과 동일하다고 말씀하셨어요.

앞선 연산은 필터의 크기 (KX, KY)와 동일한 크기를 가지는 CI개 채널 입력에 대한 CO개 만큼의 출력을 생성하는 연산으로 이해됩니다.

그러면 빨간 네모 박스 연산이 위 연산과 동일하려면

첫 번째 라인의 for문이 지금처럼 (y, E: 출력 픽셀 y축 위치) 에 대한 for문이 아니라

출력 채널의 수 (m, M: 출력 채널 수) 가 되어야 하는 것 아닌지요? (C코드에서의 m 이 연산 그림에서의 CO로 이해됩니다.)

 

감사합니다.

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아.... 말씀해 주신 것이 맞네요. 공유 감사합니다!

channel output 이 Core 밖의 order 로 존재했었네요 ㅠ (알파벳으로 적어놓으니 헷갈렸.... ㅠ)

알려주신대로 다음과 같이 수정되면, 이번 강의에서 계산하는 방법과 동일하게 됩니다.

image해당 부분은 강의 밑에 정리해두겠습니다.

다시한번 감사드려요.

즐공하세요 :)

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