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설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
[AI HW Lab3] CNN Verilog HDL Practice 4 (FPGA)
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안녕하세요! 좋은 강의 정말 감사드립니다.
다름이 아니라 제가 Zybo Z7-10보드를 사용하고 있는데요, Implementation 도중 LUT개수가 초과하여 Output 갯수도 반으로 줄이고 각종 숫자를 줄였습니다.
계속 줄일 수 있는 부분을 줄였는데도 아직 같은 에러가 나옵니다. 혹시 어떻게 해결할 수 있을까요?
답변 1
엄청 많이 줄였더니 작동했습니다! 대략 1/4보다는 더 줄여야 하는것 같습니다..
안녕하세요 :)
해결하셨다니 다행이네요. (엄청..? 이 얼만큼인지는 모르겠지만)
10 vs 20 board 의 resource 고려해서 줄이시면 될 것 같아요. (FPGA 2장에서 배운 Resource 종류와 그 양을 확인해보시면서)
즐공하세요 :)
안녕하세요 :)
해결하셨다니 다행이네요. (엄청..? 이 얼만큼인지는 모르겠지만)
10 vs 20 board 의 resource 고려해서 줄이시면 될 것 같아요. (FPGA 2장에서 배운 Resource 종류와 그 양을 확인해보시면서)
즐공하세요 :)