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reg 이해확인? 질문입니다!
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"조합논리에서 wire선언과 reg선언 시의 시뮬레이션 차이는 없다"가 결론이지만 학부생때는 reg를 거의 임시저장용으로 사용하였어서 딜레이 차이가 있을것이라고 생각했습니다. (컴파일 및 rtl 변환 시 왠지 차이가 생길 것 같다...!라는 생각으로 말이죠)
하지만 아래 링크를 참고해보니 결국에는 이 저장은 설명하신대로 물리적 저장이 아니라 Verilog의 SW적 저장이고 실제는 wire와 같게 구현된다로 이해했는데 이 개념이 맞는지 궁금합니다..!
* 참고한 링크입니다!
https://stackoverflow.com/questions/33459048/what-is-the-difference-between-reg-and-wire-in-a-verilog-module
* 5:54경에 나오는 문서와 비슷한 링크입니다. 혹여나 찾으시려는 수강생분들을 위해 올려봅니다 :)
https://inst.eecs.berkeley.edu/~cs150/Documents/Nets.pdf
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안녕하세요 :)
상세한 정리 감사합니다.
하지만 아래 링크를 참고해보니 결국에는 이 저장은 설명하신대로 물리적 저장이 아니라 Verilog의 SW적 저장이고 실제는 wire와 같게 구현된다로 이해했는데 이 개념이 맞는지 궁금합니다..!
Verilog 의 Syntax 입니다. reg or wire 를 통해서 Combinational logic 을 구현하셨다면, 결론은 Combinational logic 인거죠. 즉, reg or wire 의 type 의 차이는 있지만, 사용방법에 따라 동일 로직을 만들어 낼 수 있다가 핵심인 것 같습니다. 말씀해주신 내용은 옳습니다.
다음링크의 내용처럼, 코딩 스타일이다 이해하시면 좋을 것 같아요.
즐공하세요 :)