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설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)

[AI HW 5장] CNN 에 대해서 알아보자 (기초 내용!)

MNIST(CNN) Review 설명에서...

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입력 1채널에서 24채널로 증가한 것은 kernel 24채널을 적용한 결과인가요?
 
그리고 24채널에서 36채널로 증가한 부분도 궁금합니다.

답변 2

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저도 방금 해당 강의 듣다가 이부분이 좀 헷갈렸었는데 두분에게 감사드립니다!

그리고 해당 질문에서 추가적으로 질문드리고 싶은 건 각기 다른 커널들은 다른 특징들을 갖고 있나요? (ex. 커널 계수의 차이) 

만약 모두 같은 커널들이면 굳이 갯수를 늘려서 연산 횟수를 늘릴 필요가 있는지 의문이 들어서 질문해봅니다!

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네, 예상하신대로 각 커널들은 다른 특징을 갖습니다. ^-^

답변 감사합니다  : ) 좋은 하루 되세요!

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안녕하세요 :)

상세하게 어떤 부분이 이해가 안된다 알려주시면, 자세히 적는데 도움이 될 것 같아요 :)

output channel 의 증감여부는 weight 의 output channel 에 관련이 있습니다. 즉, kernel size 와는 무관

 

24 -> 36 채널 증가,

위와 같은 이야기지만, weight 의 output channel 의 개수가 36 개이기 때문입니다.

제가 당연한? 이야기를 해드리고 있어요.

영상을 8장..? 정도까지 보시면 이해가 되시리라 생각됩니다 :)

 

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엄청 빨리 답변해주시네요 ^-^;;;

다름이 아니라 채널수가 변하는 부분이 이해가 가질 않습니다.

커널의 갯수가 채널수만큼 있어서 출력 채널의 갯수가 늘었다라고 이해하고 있는데...

24에서 36채널로 증가하는 것도 24depth를 가진 커널이 36개가 있어서 그렇다고 이해하면 될까요?

 

 

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설계독학맛비
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출근중이여서 ㅎ (헨폰..?)

위에서 제가 kernel_size 와 무관하다 라는거는, CNN 연산에서 2-D 영역의 kx,ky 를 의미한 것이 었습니다. 본의아니게 혼동을 드렸겠네요. 다음 그림에서 (R,S) 

 

커널의 갯수가 채널수만큼 있어서 출력 채널의 갯수가 늘었다라고 이해하고 있는데...

맞습니다.

 

24에서 36채널로 증가하는 것도 24depth를 가진 커널이 36개가 있어서 그렇다고 이해하면 될까요?

위 그림에서 M 에 해당합니다. M = 36 이어서 36 channel 이 된거에요.

이거를 글이 아닌 직접 연산하는 방법을 제 영상을 보시고 따라해보시는게 더 이해가 잘 될 것 같아요.

[AI HW 7장] 효율적인 NPU 설계를 위한 필수 지식, CNN Advanced (feat. TPU Architecture )

7분 부분을 확인해보세요.

 

이해가 안되시는 부분이 있으면 다시 남겨주세요 :)

 

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이해했습니다. 감사합니다~ ^-^/

 

 

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설계독학맛비
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네 :)  즐공하셔요~!

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