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FSM 설계 방법에 관해 질문드립니다.
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안녕하세요, 맛비님.
FSM의 설계 방법 관련하여 질문이 있습니다.
FSM 관련 코드 실습이나 verilog 교재에서 FSM을 설계할 때, 항상 조합회로와 순차회로로 나누어서 설계하는 것을 볼 수 있었습니다. 이 때 조합회로에 해당하는 로직은 always@(*)로 설계하고, state를 바꾸는 순차회로는 always@(clk)을 이용하더라고요.
여기서 질문이 하나 있습니다. 조합회로에 해당하는 로직도 always@(clk) 구문안에 포함시켜서 설계하지 않는 이유가 따로 있나요?
순차회로는 non-blocking assign을 사용하라고 강조하신 이유와 관련이 있을까요?
감사합니다.
김민호 드림
답변 2
1
안녕하세요 :)
정의를 생각해보면 답이 되실 것 같아요.
조합회로 (Combinational Logic) : Combinational logic 은 현재 입력에 따라 출력이 항상 똑같이 결정되는 논리회로를 말한다. -> 이는 Clock 의 동기화와 무관하죠.
여기서 질문이 하나 있습니다. 조합회로에 해당하는 로직도 always@(clk) 구문안에 포함시켜서 설계하지 않는 이유가 따로 있나요?
always@(posedge clk) 이 되는 순간 이미 Combinational logic 이 아니게 됩니다.
위 한줄로 충분한 이유가 될 것 같아요.
순차회로는 non-blocking assign을 사용하라고 강조하신 이유와 관련이 있을까요?
큰 관련은 없는데 관련...이 있다면.. 있을 것 같기도 하고.. (으잉...?;;;)
assign 부분은 다음 링크의 글을 읽어보시면서 이해해보셔요. (근본이유 : race condition)
http://aboutmadlife.blogspot.com/2015/01/verilog-blocking-non-blocking.html
즐공하세요 :)
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그러면 혹시 Sequential logic만으로 FSM을 구현하면 안되는 이유가 있나요?
제가 이 질문을 드렸던 이유는, always(*) state machine 로직always(posedge clk) state 변화
위와 같은 코드를
always(posedge clk)
FSM 로직 + state 변화
이러한 방식으로 구현하면 안되는 지 궁금했기 때문입니다.
그러면 이건 약간 추가적인 질문인데, 만약 1 cycle안에 끝낼 수 없는 작업이 있다면 (ex, RUN state에서 수행해야하는 작업이 3 cycle이 걸림), 이 작업은 cycle 별로 여러 state로 나누어서 설계를 하게되나요? (ex, RUN1, RUN2, RUN3 state 각각 1 cycle 정도 걸리게 나누는 지 궁금하네요)
응용의 영역이라, 말씀해주신대로 해도 되구요.
latency 가 3 cycle 이상이 될 수 있다 라는 범용성 까지 고려한다면,
내부 cnt 를 두고, cnt 가 특정값 (현재상태에서는 3 cycle)이 되면 state 를 넘길 수 있도록 할 것 같아요.
결론은 설계자의 응용영역입니다.
편하신 방법으로 추천드립니다 :)
아하, 가능합니다.
하지만 직접 하나머 합쳐서 바꿔보시면, 왜 저렇게 분리하는게 편한지 몸소 체험 가능하실 거에요. 직접 해보셔요 :)