Design Runs에서 BRAM 타일에 대한 질문 드립니다.

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김상현

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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 13장] AXI4-Lite I/F 를 사용하여 Register 가 아닌 메모리에 Write / Read 해보기 - 실습편

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안녕하세요. 맛비님.

강의 내용 약 16분 즘에 BRAM 타일에 대한 내용을 설명해주셨는데요. 이해가 안되는 부분이 있어서 질문 드립니다.

저희가 사용하는 BRAM의 size가 16K이고 fpga BRAM size가 36K라 1타일의 BRAM이 사용되어야 한다는 것은 알겠습니다.

그런데 총 BRAM을 보면 4.5로 나오는데요.

0.5? 이러면 저희가 사용한 BRAM의 타일도 1.0이 아니라 0.5 이렇게되야하는 것 아닌가요?

fpga 임베디드

답변 1

설계독학맛비

지식공유자

안녕하세요 :)

당연히 문서를 보시는게 가장 정확합니다. (모든 정답은 문서에 있어요.)

https://www.xilinx.com/support/documentation/user_guides/ug473_7Series_Memory_Resources.pdf

답변 드리겠습니다.

.5 부분은 System (Zynq) 관련 부분이구요. (3.5 tile 을 사용중이죠?) 내부구성은 저도 잘 모르겠습니다.

True DP BRAM 기준에서는 영상에서 설명드린 내용이 맞다 이구요.

다음 부분을 보시면 True DP BRAM 도 .5 가 가능합니다. 다만 문서에 나와있는 것처럼 512 Depth 기준 Data Width 가 18 이하가 되야합니다. 현재 저희는 512 Depth 기준 Data Width 32를 사용중 이구요. 그래서 "1" 로 나오는 것이 맞습니다.

.5 를 보여드리려고 강제로 Data width 에 18 을 할당하였습니다. (동작은 32bit 기준으로 설계가 되어서 안되겠죠? 참고용으로만 봐주세요.)

즐공하세요 :)

김상현

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