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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 10장] FSM 기본코어 IDLE -> RUN -> DONE 모듈을 FPGA 에 올려보기 HW Sleep 함수 구현 (PS <-> PL 간의 통신 방법 익히기2) - 실습편

[FPGA강의 10장.FSM] vitis terminal 관련 질문입니다.

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강의 내용을 똑같이 따라했고 포트 인식도 잘 되었는데(4장의 Hello World 출력도 잘 되었으므로 보드와 Cable에는 문제 없습니다..) Vitis에서 Launch on Hardware 누르면 Terminal에 다음 메시지가 뜨면서 정상 출력이 안되네요. 정상 출력 된다면

======= Hello Lab10 Matbi ======

plz input run mode

1. write (CTRL)

2. read (REG)

와 같이 나와야하는 것으로 알고 있습니다. 구글링 해봤지만 관련 내용이 잘 나오지 않아 혹시 원인을 알 수 있을까요?

임베디드 fpga verilog 임베디드 설계독학 vitis vivado 전자공학

답변 2

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질문자

넵 jumper가 jtag에 잘 있고 파워 온오프 후에 다시 bit file 올리고 해봤는데 같은 결과가 나오네요..

jumper위치를 SD로 바꿨을때 한 번 정상 출력 되었다가 다시 jtag로 하니까 안되네요. 일단 jumper위치 바꿔가면서 시도해보고 안되면 질문 다시 드리겠습니다.

설계독학맛비

지식공유자

네, 참고로 이 강의를 제작할때, jtag 을 고정으로 진행했어요.

참고 부탁드려요 :)

질문자

넵 알겠습니다. 답변 감사합니다 :)

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설계독학맛비

지식공유자

아하....!

보드는 전혀 문제가 없는 것 같구요. 걱정하지 마세요. :)

느낌이, prom 에 있는 Zybo Z7 20 demo binary (처음 구매하시면 기본적으로 들어있는 바이너리가 존재합니다) 를 사용하고 있다는 생각이 들구요.

1장 참고하셔서 jumper 를 jtag 으로 하셨는지 확인 부탁드려요. 그리고 파워 온오프. 후에 질문자님이 만든 bit file 을 꼭 올려주시고, 확인해보세요 :)

작성한 질문수