코드 생성 후 시뮬레이션

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 7장] Combinational Logic 이해하기 (4칙연산 실습. 여러분이 설계하는 디지털로직의 99.99% 는 Combinational + Sequential Logic 입니다.)

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맛비님, 안녕하세요. 

강의 잘 듣고 있습니다.

다름이 아니고, 영상 중에 첨부해주신 링크에 있는 예제를 시뮬레이션 하는 중에 질문이 생겼습니다.

따로 폴더를 만들어서 vi로 .v 파일을 만들어 코드를 입력하고, 맛비님의 예제 코드처럼 build 파일을 만들어서 시뮬레이션을 하려고 하면 에러가 뜹니다.

맛비님의 hello_world.v 처럼 우분투상에서만 시뮬레이션 결과를 보려면 어떤 식으로 환경을 설정하면 될까요?

링크 중에 한 예제에서는 ncsim을 사용하더라구요, 혹시 xsim으로 할 수 있는지 궁금합니다!

감사합니다.

답변 2

지식공유자

안녕하세요 :)

제 영상에는 ncsim 이 없는데.. 질문이 이해가 잘 안되네요 ㅠ (ncsim 을 물어보실꺼면 번지수를 잘못찾으셨..)

참고로 강의와 관련이 없는 개인 수정 부분은 답변을 드리지 않아요.

즐공하세요 :)

질문자

제 질문이 허접했던것 같네요ㅜㅜ

결과적으로는 문제가 해결됬습니다.

질문의 의도는 맛비님의 영상을 보고 공부해 보려고 ex.v 라는 저의 verilog 파일을 만들어서 돌렸을때 에러가 나서 어떻게 해결하는지 였습니다.

build 파일을 만들고

파일명이랑 모듈명을 입력해주니까 시뮬레이션 결과가 잘 출력되더라구요.

리눅스로 시뮬레이션을 처음 돌려봐서 설정하는 방법을 잘 몰랐네요..

질문하기전에 먼저 시도해봤어야됬는데..ㅜㅜ

감사합니다:)

지식공유자

해결하셨다고 답도 남겨주시고, 감사합니다 :)

즐공하시고, 해당 환경 적극 사용하셔서 설계공부 하셨으면 좋겠어요. 즐공입니다 :)

저도 예제 질문 있는데 예제 사이트 주신거 들어가보면 테스트 벤치는 어떻게 만들어야 실행되는지 모르겠어요ㅠㅠ ./build를 하면 실행이 안되네요..

지식공유자

상세한 질문이 답변에 도움이 될 것 같아요 :)

테스트 벤치를 만드는 방법을 모르시는거라면, 문법책을 추천드리고요. 혹은 제가 드린 예제코드 참고.

./build 실행에 문제라면, 실행해서 어떻게 안되는건지 메세지를 남겨주시면 되고요.

즐공하세요 :)

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