design_1_wrapper를 만드시는 이유

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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 9장] User 가 원하는 점등시간을 입력받아서 LED 점등하기- 코드리뷰편 (AXI4-Lite 를 이용한 PS <-> PL 간의 통신 방법 익히기1)

21.11.17 18:50 작성

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강의 도중에 최상단은 verilog 파일이여야 한다며 design_1_wrapper를 만드시는 데요 이렇게 하는 이유가 무엇인가요? (Create Block Design으로 생성된 input output 포트를 연결하기 위해서 인가요?)

임베디드 fpga

답변 1

설계독학맛비

지식공유자

2021. 11. 17. 19:36

안녕하세요 :)

다음링크가, 답이 될 것 같아요 :)

https://www.centennialsoftwaresolutions.com/post/why-do-i-need-to-run-create-hdl-wrapper

번역기가 열일을 했는데, 적어보면.

GUI 로 만드신, BD(블록 디자인)를 직접 합성할 수 없기 때문입니다.

BD(블록 디자인) 소스를 직접 합성할 수 없기 때문에 블록 디자인을 둘러싼 최상위 (Top) HDL 래퍼가 필요합니다

이 말을 재해석 해보면, Top 이 되어야할 모듈은, HDL 로 작성이 필요합니다.

GUI 로 만드신 BD (Block Design) 는 HDL 이 아니죠. HDL 로 만들기 위해서 wrapper 과정을 한거구요. 그 wrapper 가 모듈의 Top 으로 사용되었습니다.

참고로 더 적어드리면,

BD 에서 만든 wrapper 가 무조건 Top 은 아닙니다. 그 wrapper 를 감싸는 Top 을 HDL coding 을 통해서 만드실 수 있어요. 제 강의에서는 별도로 Top 을 만드는 과정이 없었구요. BD 에서 만든 wrapper 를 Top 으로 사용했습니다.

즐공하세요 :)

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