문법 질문있습니다

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

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 vivado로 공부하고 있습니다. 근대 initial이 오류로 나오는데 어떻게해야 해결이 가능할까요?

답변 3

질문자

그럼 실습 문제중심으로 질문해도될까요?

clk마다 카운트하는 코드를 만들려고 했습니다. 차근차근 하나씩 시뮬레이션 돌려볼려도 했었는데 오류가 어떤 오류인지 잘 몰르겠습니다..

지금 추천해주신 책하고 다른지만 verilog 책 배송중입니다. 차근차근 공부해보겠습니다.

지식공유자

공지사항에도 말씀드렸듯이 개인적으로 설계한 코드는 양해를 부탁드릴께요.

카운터 코드는 강의내용에 있으니까, 영상하고 실습코드와 같이 보시면 도움이 되실꺼에요.

올려주신거는 눈으로 봤을때, 에러는 안보이구요.

다만, 위 댓글처럼 testbench 와 design source 를 구분해서 돌려야한다... 제가드린 빌드파일 내용을 분석해보시는 것도 도움이 되실꺼에요.

즐공하세요 :)

지식공유자

안녕하세요 :)

이 한줄로 답이 되는데요.

initial 문은 합성 불가합니다.

방금 이 말을 이해하셨으면 좋겠는데요.

상세설명을 조금 더 드리자면, clk.v 는 Testbench 입니다. 하지만, Design Source 로 잡혀있어서 initial 문이 문제가 되고 있습니다.

필독문서에도 공지드린 것처럼, Verilog Syntax 를 제가 알려드리진 않아요.

대신 추천 도서가 있구요. 이 책을 완독하신 후 제 강의를 수강하시는 것을 추천드립니다.

문법을 알고있다 가정 하에 강의가 진행되니까 꼭 완독 후 수강 부탁드릴께요.

즐공하세요 :)

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