인프런 커뮤니티 질문&답변

안녕하세요 :)

원론적인? 질문의 답이 가장 어려운 것 같습니다. ㅠ

하지만 좋은 질문입니다.

다른 분들도 보실 수 있게, 잘적어 보겠습니다. :)

<Parameter use case>

parameter 는 module 의 reuse 에 사용합니다.

예를 들어 다음과 같은 모듈이 있다고 하겠습니다.

module A (a);

parameter WIDTH = 8;  // parameter setting 을 안해주면, 기본값 8

input [WIDTH-1:0] a;

endmodule 

이 모듈을 여러개 사용한다고 해보죠! (여기서는 32개)

wire [31:0] a;  // 32 bit wire a 선언

A#(1) u_A1(a);  // 1 bit 의 input a 를 받음

A#(2) u_A2(a);  // 2 bit 의 input a 를 받음

........

A#(32) u_A32(a);  // 32 bit 의 input a 를 받음

하나의 모듈을 만들어 놓고, 다수의 모듈을 instantiation 할 수 있죠.

Define 은 방금 Parameter 처럼 가능할까요??!!

 Reuse 에 관한 내용은 다음링크도 괜찮은 것 같아요.

https://www.chipverify.com/verilog/verilog-parameters 

<Define Use case>

parameter 는 reuse 외에, parameter 를 선언한 모듈 내부에서만 매크로로 가능합니다.

Define 은 Global Code, 혹은 특정 source code 에서 매크로로 사용이 가능하죠.

Define 이 매크로로 더 넓은 범위를 갖기 때문에 다양하게 사용 가능합니다.

사용은 응용의 영역인지라.. 특별히 정의를 내려보면

1. ifdef else endif 를 통한 사용하고 싶은 코드 부분을 활성화 시키기

2. 전체 모든 Verilog Code 에서 매크로를 전부 정의하고 싶을때,

ex) `define PI 3.14  // 파이는 삼쩜일사일오구이..?

그외 머리를 더 쓰면 다양하게 사용할 수 있습니다.

결론

1. parameter 는 instantiation 의 reuse 에 사용한다.

2. define 은 Code 단위의 매크로, parameter 는 모듈단위의 매크로이다.

2. 1 이 특성을 잘 활용하면, 응용해서 사용가능하다.

즐공하세요 :)