D_FF,Rest실습 강의 7:55경 질문입니다..!

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 5장] D FlipFlop 과 Reset 실습 (Reset 의 중요성은 여러번 말해도 됩니다.)

21.06.28 07:58 작성

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안녕하십니까 맛비님 ..! 저번에 질문드렸던 학생입니다.

제가 저번에 async관련해서 왜 posedge clk이 있는지 이해가 안간다고 질문드렸었는데 재 질문드리겠습니다.

sync_rst은 에지와 동기화되어 입력리셋이 1이될때 posedge clk에 감지되면 출력이 0으로 감지되는거고

async_rst은 에지와 무관하게 입력리셋이 1이되면 출력이 0으로 나오는것으로 알고있습니다. 그런데 50번 줄에서 보시면 posedge clk부분이 없어도 비동기식으로 동작하는게 아닌지 궁금해서 여쭤봅니다.

답변 2

질문자

2021. 06. 28. 19:20

아하 이게 posedge clk을 추가를 안해주면 HW적으로 플립플롭형태와 별개로 다른 모듈이 하나 더 생성되서 그런거같기도 한것같네요?? 감사합니다..

지식공유자

2021. 06. 28. 19:44

다음 링크의 앞부분만 보시면 될 것 같아요. (정의만 확인)

https://ko.m.wikipedia.org/wiki/플립플롭

즐공입니다 :)

지식공유자

2021. 06. 28. 10:31

안녕하세요 :)

제가 질문을 잘못 이해했나 봅니다. (고인물..? 이라서 ㅠ 이해를 부탁드립니다.)

제 의견은 녹색, 질문자님의 글은 파란색 으로 하겠습니다.

sync_rst은 에지와 동기화되어 입력리셋이 1이될때 posedge clk에 감지되면 출력이 0으로 감지되는거고

async_rst은 에지와 무관하게 입력리셋이 1이되면 출력이 0으로 나오는것으로 알고있습니다. 그런데 50번 줄에서 보시면 posedge clk부분이 없어도 비동기식으로 동작하는게 아닌지 궁금해서 여쭤봅니다.

async reset : Clock 의 sync 와 무관하게 ( clock 비동기) reset 사용이 가능함.

그러므로 다음과 같이 50번째 line 의 always 문은 async reset 이라고 할 수 있습니다.

// D_FF (Case 2. async reset)

always @ (posedge clk or posedge async_reset) begin

그렇다면, 다음 또한 aync reset 아닌가요? 라는 질문으로 이해 했습니다. (이거 맞나요?)

always @ (posedge clk or posedge async_reset) begin

질문해 주신대로 async reset 이 맞습니다. Clock 과는 무관하게 reset 이 가능하기 때문이죠. 하지만, clock 이 삭제되는 순간, D F/F 은 아니고.. 이를 뭐라고 해야할까요?

결론입니다.

비동기 reset 입니다. 어떻게 HW 로 생성이 되며, 이를 무엇이라고 불러야 할지는 모르겠습니다.

(설계생활 11년인데, 처음 봅니다. ㅠㅠ)

제 답변이 부족한 부분이 있다면, 계속 여쭤봐주세요! (저도 같이 공부가 됩니다.)

그럼 즐공하세요 :)