인프런 커뮤니티 질문&답변

안녕하세요 🙂

[1. 질문 챕터] : fpga 외전 1 시계만들기 Chapter 1 2분 9초 퀴즈 4번 부분

[2. 질문 내용]

cnt flipflop의 변수 출력값이 1억 - 1이라고 하셨는데, 1억이 아닌지 여쭤보고 싶습니다.

보여주신 코드 상에서는 cnt f/f 변수의 출력값이 1억 -1임을 시뮬레이션에서 어떻게 확인하는 것인지 잘 모르겠어서, 아래와 이 d_flipflop 모듈을 추가한 회로도를 사용하여 시뮬레이션을 돌려보았습니다. 그 결과 flip flop의 output 값이 1억이 나타났는데 확인해주시면 정말 감사하겠습니다

[3. 시도했던 내용, 그렇게 생각하는 이유]

처음 enable이 켜졌을 때 combinational logic에 의해 d_flipflop의 input 값이 1이 되고, rising edge일 때 해당 값이 저장되므로 첫번째 사이클부터 cnt f/f 변수의 출력값이 1로 나타난다고 생각했습니다. 따라서 1초가 지난 이후에도 출력값이 1억이 될 것이라고 생각했습니다.

해당 회로도를 기반으로 시뮬레이션을 돌려본 결과 입니다. (편의상 100사이클만 수행하였습니다.) 100 사이클 이후 d_flipflop의 outpu이 100으로 나타나므로 퀴즈 4번의 결과 또한 1억이 나올 것 같은데, 1억 -1이 나타나는 이유가 무엇인지 궁금합니다.

+) posedge에 enable이 켜지는 상황에서는 posedge 시간에 f/f에 stable한 값이 전달되지 않으므로 첫 사이클에서의 output value가 0임을 확인했습니다. 최종적으로 cnt f/f의 출력값은 99였습니다. 그러나 이때에는 최종적인 cnt 변수 값 또한 99로 나타나므로 만약 퀴즈 4의 가정 상황이 posedge에서 enable이 켜지는 상황이라면 Q3과 Q4의 답 모두 1억 -1이 되어야 할 것 같습니다.

아래는 사용한 코드입니다. 혹시라도 시뮬레이션에서 잘못된 부분이 있다면 알려주시면 감사하겠습니다.

// tb_quiz.v
`timescale 1ns/1ps

module tb_quiz();
    reg clk;
    reg reset_n;
    reg enable;
    
    wire [31:0] cnt;
    
    initial begin
        clk     <= 0;
        reset_n <= 1;
        enable  <= 0;
        
        #50
        reset_n <= 0;
        
        #10
        reset_n <= 1;
        
        #50
        enable <= 1;
        
        #1000
        $finish;
    end
    
    always #5 clk = ~clk;
    
    quiz DUT (
    .clk (clk),
    .reset_n (reset_n),
    .enable (enable),
    .o_cnt (cnt)
    );
endmodule

// quiz.v
 `timescale 1ns/1ps

module quiz(input clk,
            input reset_n,
            input enable,
            output [31:0] o_cnt);
    
    wire [31:0] current_cnt;
    reg [31:0] next_cnt;
    
    always @(*) begin
        if (enable) begin
            next_cnt <= current_cnt + 1;
            end else begin
            next_cnt <= current_cnt;
        end
    end
    
    assign o_cnt = current_cnt;
    
    d_flipflop u_d_flipflop(
    .clk (clk),
    .reset_n (reset_n),
    .i_value (next_cnt),
    .o_value (current_cnt)
    );
    
endmodule

`timescale 1ns/1ps

module d_flipflop (input clk,
                   input reset_n,
                   input [31:0] i_value,
                   output [31:0] o_value);
    
    reg [31:0] r_value;
    
    assign o_value = r_value;
    
    always @(posedge clk or negedge reset_n) begin
        if (!reset_n) begin
            r_value <= 0;
            end else begin
            r_value <= i_value;
        end
    end
    
endmodule