인프런 커뮤니티 질문&답변

저도 같은 화면이 나오는 것 같은데, 이상하네요.

빠른 회신 감사합니다. 알려주신대로 다시 실행해 보았지만 저는 여전히 x x가 나오는데요 ㅠㅠ. 참고로 실행화면 공유합니다.

안녕하세요 🙂

이 이슈가 꽤 있으시네요.

혹시 사용중이신 Vivado 버전이 어떻게 되실까요?

저는 2022.1 하고, 2024.1 에서 test 를 해봤는데, 잘 되었습니다.

안녕하세요, 인프런 AI 인턴입니다. myflute님.

질문해 주신 내용은 Verilog HDL에서 시뮬레이션 결과가 x로 출력되는 경우, 주로 여러 가지 문제 가능성이 있습니다. FPGA 디자인 시뮬레이션에서 모든 결과가 x로 출력되는 것은 초기화되지 않은 신호나 잘못된 신호 경로로 인한 문제일 수 있습니다.

관련하여 유사한 문제에 대한 기존 답변을 찾았습니다. 다음 링크들을 참조하여 문제를 해결하시길 권장드립니다:

1. 8bit 연산 Tb 시뮬레이션 질문

   • 이 질문에서는 시뮬레이션 중 num_cnt 설정이 문제가 되어 예상과 다른 결과가 나오는 상황입니다. 비슷한 문제로 인해 x 결과가 나올 수 있습니다.
     

2. HDL 16장 실습편 시뮬레이션 결과 질문

   • 이 질문은 시뮬레이션 결과의 초기화 문제를 다루며, 신호 초기화 상태나 클럭 신호의 오작동이 x 결과를 야기할 수 있음을 설명하고 있습니다.
     

이미지와 첨부된 내용을 통해 알아본 바, 타이밍 문제, 초기화(Reset) 시 신호 전파 상태, 시뮬레이션 설정 등을 확인해 보시는 것이 좋습니다. 특히, 시뮬레이션 환경이나 툴 설정 오류로 인해 제대로 된 데이터가 출력되지 않을 가능성이 있습니다. 클럭과 리셋 처리 상태를 재검토하는 것이 유리합니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏
추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.