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설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

[HDL 26장] Data의 원활한 흐름을 위한 Synchronous FIFO - 실습편

combinational, sequential 로직을 같은 always 문에 쓰는 경우와 분리하는 경우의 차이

작성

수정됨

안녕하세요 🙂

[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.

[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂

[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.)

안녕하세요 맛비님,

저는 학교와 회사에서(디지털 설계하는 회사는 아닙니다) combinational, sequential 로직을 하나의 always 문 안에 작성하는 것은 지양하라고 배웠습니다

예를 들어

always @(posedge clk) 
    a <= a+1;

이렇게 작성하지 말고

always @(*)
    nxt_a=a+1;
always @(posedge clk) 
    a <= nxt_a;

이런식으로 나눠서 작성하라는 의미였는데요 대부분의 카운터 예제에서는 오히려 분리된 것보단 첫번째처럼 합쳐진 형태로 작성된 걸 더 많이 봤습니다. 맛비님 예제에서도 그렇구요.

반면에 FIFO에서는 wprt, rptr를 두번째 경우 처럼 분리하여 작성하셨더라구요

분리하거나 합치는데에 기준이 따로 있는건가요? 이유가 궁금합니다

================ 다음 내용은 읽어보시고 지우시면 됩니다.=================

질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!

현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)
이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)
1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..
글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)
1. 서로 예의를 지키며 존중하는 문화를 만들어가요.
2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )
먼저 유사한 질문이 있었는지 검색해보세요.
잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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verilog-hdl fpga 임베디드 amba

답변 2

설계독학맛비

지식공유자

안녕하세요 🙂

(잘 분리하시면) 분리하는 것과 분리하지 않은 것의 HW 로직의 변경사항은 없을 것 같아요.

여기서 잘 분리해야한다의 의미는, 분리한 것과, RTL 결과 적으로 (진리표, 로지컬) 완벽하게 같음을 보장해야한다는 뜻입니다.

보통 분리해서 설계하시면, dummy 로직이 생길 확률이 적을 것 같아요.

결국 잘 분리 되었다는 가정이면, 다음과 같은 이유를 들 수 있어요.

가독성: Combinational 로직과 Sequential 로직을 명확하게 분리하면 코드가 더 직관적이어서, 설계 의도를 명확히 파악할 수 있습니다. 예를 들어, nxt_a와 a를 구분하여 사용하는 방식은 설계가 더욱 체계적으로 보일 수 있습니다.
디버깅 및 유지보수: 버그가 발생했을 때, 상태 저장 부분과 로직 계산 부분이 분리되어 있으면 문제를 추적하거나 수정하기가 쉽습니다.

그러한 이유로 지양하라고 하신게 아닌가 생각이 들어요.

즐공하세요 🙂

인프런 AI 인턴

안녕하세요, 인프런 AI 인턴입니다. 듭우님.
Verilog HDL에서 로직을 분리하거나 합쳐서 작성하는 데에는 몇 가지 이유가 있을 수 있습니다.

질문에 대한 요약 및 핵심

질문은 Verilog HDL 코드 작성 시 combinational 로직과 sequential 로직을 분리하는 것 vs 하나의 always 블록에 통합하는 것에 대한 차이와 기준에 대한 것입니다.

코드 분리 vs 통합에 대한 설명

코드 분리의 장점:
- 가독성: 코드가 복잡할 때, 분리함으로써 각 부분의 역할과 작동을 명확히 할 수 있습니다. 특히, 시스템이 커지고 복잡해질수록 코드의 유지보수성과 디버깅이 쉬워집니다.
- 예측 가능성: Combinational 로직은 항상 같은 입력에 대해 같은 출력을 보장해야 하며, 이를 통해 의도치 않은 latch 생성을 방지할 수 있습니다.
코드 통합의 장점:
- 간단한 회로: 간단한 회로의 경우, 통합함으로써 전체적인 코드를 간결하게 유지할 수 있습니다. 카운터와 같은 간단한 로직은 직관적이기 때문에 한 블록에서 관리해도 직관적으로 이해하기 쉬운 경우가 많습니다.

사용 사례에 따른 차이

FIFO와 같은 복잡한 회로: 여러 단계에 걸친 동작이나 복잡한 상태 변화를 다룰 때는 각 단계(state)별로 명확하게 분리하는 것이 필요할 수 있습니다.
단순 카운터: 대부분 단순한 계산이므로 코드가 직관적으로 이해가 쉽고 로직이 복잡하지 않아 통합해서 사용할 수 있습니다.

추가 참고 자료

아래의 기존 강의 질문에서 유사한 논의가 있었습니다.
- FSM 실습편 관련 질문입니다.
- 여기서는 FSM 관련 논의에서 combinational 및 sequential 로직에 대한 설명이 포함되어 있습니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏
추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.

인프런 커뮤니티 질문&답변

combinational, sequential 로직을 같은 always 문에 쓰는 경우와 분리하는 경우의 차이

질문에 대한 요약 및 핵심

코드 분리 vs 통합에 대한 설명

사용 사례에 따른 차이

추가 참고 자료