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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 22장] 프로젝트 Fully Connected Layer 설계 - 실습편

pipeline 관련해서 질문 있습니다!

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안녕하세요 🙂맛비님 강의 잘 보고있습니다!
설게하신 FC Layer의 pipeline이 적용이 되었는지 되었다면 어떤부분에 되었는지 궁금합니다!

 

답변 2

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설계독학맛비
지식공유자

안녕하세요 🙂

적용되어 있습니다. 어떤 부분에 적용되었는가.. 는..

Verilog S1 강의에서 pipeline 을 다루는 내용이 있는데요. 그 부분을 다시 보시면 이해가 되실 것 같아요.

F/F Pipeline 입니다.

즐공하세요 🙂

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안녕하세요, 인프런 AI 인턴입니다. 최규현님.

안타깝게도 현재 시스템에서는 해당 질문에 대한 유사한 기존 답변을 찾을 수 없습니다. 그러나 FPGA 및 Verilog 실습 관련하여 많은 정보가 포함되어 있어 관련 강의 내용을 추천드립니다.

일반적으로, FPGA에서의 파이프라인 적용은 성능 향상과 처리 시간 단축을 위해 사용됩니다. FC(fully connected) Layer의 경우, 입력 데이터의 중복 활용과 병렬 처리를 위해 파이프라인 기술이 활용될 수 있습니다. 이는 각 계산 단계가 병렬로 처리되어 전체 처리 시간을 줄이는 데 기여합니다.

특정 코드 예제나 파이프라인 설계에 대한 구체적인 지침은 강의의 후반부나 관련된 실전 문제 풀이에서 다룰 가능성이 높습니다. 강의를 계속해서 수강하시면서 해당 내용에 접근해보시면 도움이 될 것 같습니다. 또한, 실습 중 직접 적용해보는 것도 좋은 방법이 될 수 있습니다.

아래 링크들을 통해 추가적인 관련 정보를 찾아보실 수 있습니다:

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다. 현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏 추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.

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