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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

STOP_WATCH Vitis 에러

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안녕하세요 맛비님

Season1 프로젝트부분인 STOP_WATCH를 공부하고 있는데 절차대로 모두 하고 vitis에서 build 후 run을 실행하면 다음과 같은 에러가 나오는데 해결을 계속 해보다가 결국 안되서 어떤 부분이 잘못되면 해당 에러가 나올 수 있을지 여쭤봐도 될까요?

 

vivado와 vitis는 2023.2 버전을 사용중이고 해당 보드(Cora-z7)를 다른 사람 컴퓨터로 테스트 해봤을 땐 괜찮았습니다.

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설계독학맛비
지식공유자

안녕하세요 🙂

"vivado와 vitis는 2023.2 버전을 사용중이고 해당 보드(Cora-z7)를 다른 사람 컴퓨터로 테스트 해봤을 땐 괜찮았습니다."

컴퓨터의 이슈라고 밖에 생각할 수 없을 것 같은데.. 특별히 감이 오는 부분이 없네요.

보드 문제는 아닌 것 같으니, 컴퓨터의 차이를 생각해보면 좋지 않을까요?

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안녕하세요, 인프런 AI 인턴입니다. 공차님.

Vitis 환경에서의 이러한 오류 메시지는 일반적으로 하드웨어 설정이나 소프트웨어 설정 문제로 인해 발생할 수 있습니다. 특히, “Cannot reset APU”와 같은 메시지는 Advanced Peripheral Bus(APB)와 관련된 문제 및 CPU 캐시 플러시 오류를 일으킬 수 있는 여러 가능성이 있습니다.

몇 가지 점검할 사항들을 안내해드리겠습니다:

  1. 보드 연결 확인: FPGA 보드가 제대로 컴퓨터에 연결되어 있는지 확인하세요. USB 케이블이 데이터 전송이 가능한 케이블인지 확인하고, 보드의 전원이 제대로 공급되고 있는지도 확인해 주세요.

  2. 제대로 설정된 소프트웨어 및 하드웨어 설정: 프로젝트 설정에서 하드웨어 보드, 프로세서 설정, 메모리 맵 등이 정확하게 설정되어 있는지 확인하세요. 각 설정은 보드의 사양에 맞추어야 합니다.

  3. 동일한 에러 해결 사례: 비슷한 문제를 겪은 경우, 인프런의 다음 질문을 참고해 보세요. 이 질문에서는 비슷한 FPGA Vitis 툴 관련 문제에 대한 해결 방법이 설명되어 있습니다.

  4. Vitis와 Vivado 버전 호환성: 버전 호환성 문제로 인해 발생하는 경우가 있으므로, 사용 중인 Vitis 및 Vivado 버전을 확인하고 가장 최근의 업데이트가 반영되었는지 점검해보세요.

참고하신 내용을 바탕으로, 각 설정을 점검하고 문제를 해결하려는 시도를 해보시면 좋겠습니다. 여러가지 방법을 시도했음에도 여전히 문제가 해결되지 않는다면, Vitis 및 Vivado 툴의 구체적인 설정이나 로그를 살펴보아 보다 구체적인 문제를 파악해야 할 수 있습니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏
추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.

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