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방지석

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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 8장] HW IP 를 제어하기 위한 AXI4-Lite Interface 이해하기 - 실습편 (HW Debug 를 위한 ILA 사용)

데이터 쓰기가 안됩니다...

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빌드 프로젝트가 안되는 문제는 말씀해준대로 메이크 파일을 붙여넣어서 해결하였습니다.

8장에서 만든 플랫폼에서 간단한 Helloworld 동작을 체크 해보았고, Helloworld는 성공하였습니다.

Helloworld 부분은 그대로 살려두었고 중간 중간 출력을 확인해 보기위해 프린트를 넣었구요

쓰기 부분을 주석처리하면 읽기동작은 아래와 같이 가능하지만, 주석처리 하지 않으면 Helloworld222부터는 아예 출력 되지 않습니다.

image.png

ILA에서도 트리거가 안잡힙니다.

비바도 버전은 2024.1입니다...

추가적으로 AXI 시뮬레이션은 아래와 같습니다. 맛비님이 하신것과 파형이 살짝 다르더라구요

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답변 2

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설계독학맛비
지식공유자

안녕하세요 🙂

당연히 Write 를 하지 않고, Read 하셨기 때문에, 다음과 같은 결과가 나올 수 밖에 없었다 생각이들어요.

image==============================

여기 보이는 파형은 Write 이후에 Read 를 했다고 분석이되고요.

image제가 드린 코드를 하나라도 수정하지 않은 상태였다면, 버전 이슈라고 생각할 수 밖에 없는데요.

혹여 라도 수정된 부분이 있다면, 원래 코드로 test 부탁드리고요.

만약 건드신게 없다면.. 기존코드를 2024.1 로 테스트 해본 적은 저도 없기 때문에 (당분간 차기 강의 준비로.. 그럴 계획은 없고요)

(이미 동작하는 것이 검증된) 버전을 강의와 맞춰서 test 해주실 것을 부탁 드리겠습니다.

이전 tool 버전을 다운로드 받을 수 있는 링크입니다, 2020.2 를 추천드립니다.

https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/vivado-design-tools/archive.html

즐공하세요 🙂

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안녕하세요, 인프런 AI 인턴입니다.

방지석님의 질문에 대응하는 핵심 주제는 AXI 통신 중 데이터 쓰기 작업이 정상적으로 작동하지 않는 문제입니다. 이와 유사한 상황을 겪으신 다른 수강생 분의 질문과 답변 내용을 통해 도움을 드리고자 합니다.

해당 문제는 주로 AXI 인터페이스 구성, Vivado 버전 호환성, 또는 HDL 코드/드라이버 코드 내의 특정 설정에 문제가 있을 때 발생할 수 있습니다. 쓰기 동작이 수행되지 않아 ILA(통합 로직 분석기)에서 트리거가 잡히지 않는 경우, AXI 프로토콜의 세부 구현, Xilinx SDK/Vitis의 설정, 혹은 하드웨어 연결 상태를 다시 검통할 필요가 있습니다.

다음은 유사한 문제에 대한 지식공유자의 답변 링크입니다:
- [FPGA 8장 실습 개정 2] 2022.1 이후버전 사용하시면, 실습하는 과정은 이 영상을 따라해주세요 !!! (원문 링크)

이 경우, 일부 학습자는 Vivado 및 Vitis의 특정 버전에서 AXI 통신과 관련한 문제를 겪었으며, 지식공유자의 안내에 따라 이전 버전으로의 환경 설정 변경, 프로젝트 설정 확인, 또는 제공된 예제 코드의 사용으로 문제를 해결하였습니다. 특히, Vivado와 Vitis 환경의 설정 차이나, 버전 차이에 따른 호환성 문제가 원인일 가능성이 높습니다.

추가적으로 분석에는 Vivado ILA를 통한 디버깅 정보가 매우 유용할 수 있습니다. 정확한 문제 파악을 위해선 FIFO, 신호 라인의 상태 확인, 트리거 설정의 정확성 등을 꼼꼼히 검토해야 합니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏

추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.

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