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설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)

[AI HW Lab3] CNN Verilog HDL Practice 4 (FPGA)

CNN Core에 weight 와 input feature map 관련해서 질문있습니다!

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안녕하세요 맛비님 강의 아주 유용하게 잘 보고 있습니다.
다름이 아니라 Full connected core를 설계하실 때는 Bram을 사용 하여 weight값과 input feature map 값을 읽어 왔던 것으로 기억을 하는데 CNN core에서는 Bram을 사용하지 않는것 같아서요. 혹시 이유가 있을까요?

verilog-hdlfpga임베디드cnn

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안녕하세요 🙂

굉장히 훌륭한 접근입니다.

이유는 강의 실습코드의 복잡성 때문이에요. 강의를 만들당시 Core 연산에 집중해서 만들었습니다.

알고계신대로 BRAM 에 값을 저장해서 사용하는 구조로 만드셔도 됩니다. (그게 실제 NPU 설계 접근에도 맞고요)

다만, BRAM 에 data 를 저장하는 과정을 하기 위한, DMA (Direct Memory Access) 설계가 필요하고요.

Verilog HDL Season2 에 다루긴 했는데, 설계 난이도는 현업4년차 이상이라고 생각해요.

DMA 설계까지 가능하면, 알고계신 가속기 형태를 만드실 수 있을꺼에요.

즐공하세요 🙂

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