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Verilog FPGA Program 5 (LVDS/Serdes, HIL-A35T)

selectIO Interface wizard(oserdes 7:1) 관련 문의 입니다.

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안녕하세요

RGB 각 8bit 및 Vsync, Hsync, DE data 28bit를 OSERDES를 이용해서 LVDS 출력으로 보내려고 합니다.

그러려면 어떻게 접근 해야 하나요?

clk_in : 525Mhz

clk_div_in : 75Mhz

data_in : 28bit 입니다.

조언 부탁드립니다.

답변 1

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alex
지식공유자

안녕하세요~
LVDS는 8의 배수로 데이터를 처리합니다.
28bits 이면, 4bits를 dummy로 만들어서 32bits로 데이터를 구성합니다.

-> Vsync, Hsync, DE, Data 24bits = 27bits 아닌가요?

예를 들면 아래와 같이 구성하면 됩니다.

[31] : Vsync
[30] : Hsync
[29] : DE
[28:4] : Data
[4:0] : 0 (dummy)

Clock은 clk_in과 clk_div_in은 clk_in = 4 * clk_div_in 으로 맞추어야 합니다.
clk_in = 525Mhz를 맞추려면, clk_div_in = 525/4 = 131.25 Mhz 를 사용하고,
clk_div_in = 75Mhz를 맞추려면, clk_in = 4*75 = 300 Mhz를 사용합니다.

Data Rate (or fps)에 맞게 Clock을 구현하며 됩니다.

Data Lane은 4-Lane을 사용하면 좋을 것 같습니다.

감사합니다 ~!!

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