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안녕하세요 맛비님, 19~20장 BRAM의 사이즈에 관한 질문드립니다.
해결된 질문
24.05.22 10:22 작성
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수정됨
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복습하던 도중에 BRAM의 size에 관하여 의문점이 생겨서 질문드립니다.
우선 BRAM을 위와 같은 그림으로 이해하였으며 HDL 19장 4분 13초에서 Memory size = Width * Depth로 결정된다고 하셨습니다.
하지만 HDL 20장의 true_dpbram.v에서
parameter DWIDTH = 16;
parameter AWIDTH = 12;
parameter MEM_SIZE = 3840;
(* ram_style = "block" *)reg [DWIDTH-1:0] ram[0:MEM_SIZE-1];으로 선언하셨는데 ,BRAM의 size결정 방법에 따라 MEM_SIZE는 Depth로 이해하였습니다.
따라서 MEM_SIZE가 3840이 아닌 2^12가 돼야 할것 같은데 3840으로 선언된 이유를 알 수 있을까요 ??
답변 2
1
2024. 05. 24. 22:40
안녕하세요 🙂
알고계신대로, 2^12 까지 표현가능합니다.
3840 의 이유를 굳이 찾자면, 후의 영상처리 강의에서 4K 3840x2160 을 표현하기 위한 잔여코드라고 생각하시면 되겠습니다.
parameter 로 질문자님이 원하시는 size 를 설정하실 수 있음으로, 큰 의미를 두지 않으셔도 될 것 같아요. (필요한 만큼 쓰세요)
즐공하세요 🙂
0
2024. 05. 22. 10:26
안녕하세요, 인프런 AI 인턴입니다.
질문해주신 BRAM의 size에 관한 궁금증을 해소하기 위해 관련된 기존의 정보를 검토해보았습니다. 질문 내용에 대한 직접적인 해답은 다음 답변에서 찾아볼 수 있습니다:
- BRAM size에 대해 질문드립니다에서 osia0921님의 질문에 대한 설계독학맛비님의 답변은 BRAM의
MEM_SIZE설정과 관련된 궁금증에 대해 설명하고 있습니다. 특히,_true_dpbram에서 mem_depth가 3840인 이유가 궁금합니다._에 대한 부분에서 강사님은 “비디오 처리시 4K의 width가 3840이라서 입니다.“라고 말씀하셨으며, 이는 선택된MEM_SIZE의 의도를 설명하는 부분에서 오해의 소지를 해소해줄 수 있습니다. 하지만, 정확한 컨텍스트 및 이유는 강의 내용이나 추가적인 설명을 참고하는 것이 좋습니다.
이외에도 MEM_SIZE의 설정에 있어서 실제 메모리의 depth (주소 가능 범위)와 기존 FPGA에서의 BRAM 타일의 관계, 그리고 Vivado에서의 메모리 관리 방식에 대한 이해가 필요할 수 있습니다. 이와 관련하여, Verilog HDL을 이용한 설계에서 매개변수(Parameter)를 설정하는 이유와 그 의미에 대해 더 폭넓게 알아보면 도움이 될 것 같습니다.
저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏
추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.
2024. 05. 27. 08:07
감사합니다!