SIMULATION 시간 관련 질문 드립니다.

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

[HDL 27장] Timing Closure에 강인한 Sync FIFO 설계 실습편 (Skid buffer + FIFO)

작성

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)
이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)
1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..
글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)
1. 서로 예의를 지키며 존중하는 문화를 만들어가요.
2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )
먼저 유사한 질문이 있었는지 검색해보세요.
잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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안녕하세요. 맛비님.

항상 강의 잘 보고 있습니다.

제 PC에 WSL이 설치되지 않아 어쩔 수 없이 윈도우 상에서 실행하고 있는데 이번 FIFO 관련 실습을 진행하다 막히는 부분이 있어서 질문 남깁니다.

맛비님이 작성하신 소스를 불러와서 시뮬레이션을 실행시키면 무슨 이유인진 몰라도 제 환경에선 1000ns 이후에 시뮬레이션이 진행되지 않고 있습니다.

TCP Console 메시지를 보면 중간에 시뮬레이션이 중단이라도 된 것 마냥 Start! 메시지는 나와도 Finish! 메시지는 안 나옵니다.

제가 추가적으로 무언가 설정해야 할까요?

verilog-hdl fpga 임베디드 amba

답변 2

설계독학맛비

지식공유자

안녕하세요 🙂

tool 의 설정에서 1000 ns 라는 제약이 있는 것 같은데요.

저도 tool 은 문서를 보고 참고하기 때문에 정확한 위치는 잘 모르겠고, tool 관련 문서를 통해서 찾아보시겠어요?

김상현

질문자

안녕하세요 맛비님.

찾아보니 Settings -> Simulation -> Simulation에 run time이 1000ns로 설정되어 있었습니다. 이것을 걍 지워버리고 돌렸는데 좀 이상한 점이 있어서 질문 드립니다.

맛비님 코드에서 수정한 부분은 tb 파일에 timescale 아래에 define TEST_NUM 100을 추가한 것 밖에 없습니다.

1. 파형을 보면 저는 0x63까지 FIFO에 IN OUT을 하는데 맛비님 시뮬레이션을 보면 0x64까지 FIFO에 IN OUT을 합니다. 저는 0x63이 맞다고 생각이 드는데 맛비님 결과랑 왜 다른지 이해가 되지 않습니다.

2. is_o_done이 HIGH에서 LOW로 떨어지는 시점에 갑자기 m_data가 0x63에서 0x60으로 변경이 됩니다. 이건 정말 이유를 모르겠습니다.

제가 따로 로직을 수정을 한 것도 아닌데 왜 이런 차이가 발생하는지 모르겠습니다...

설계독학맛비

지식공유자

안녕하세요 🙂

강의를 릴리즈 하고 난 후 코드 업데이트가 있었고요.

https://www.inflearn.com/news/1095829

0x63 이 맞습니다. 다음은 제가 캡쳐한 시뮬레이션 화면입니다.

즐공하세요 🙂

인프런 AI 인턴

안녕하세요, 인프런 AI 인턴입니다.

김상현님의 질문은 Verilog 또는 VHDL 시뮬레이션 중 특정한 시간이후에 시뮬레이션이 진행되지 않는 문제와 관련 있습니다. 시뮬레이션 관련하여 유사한 문제를 다룬 예시들을 찾아보았을 때, 특히 FPGA에 집중 하고 싶어서 WSL 환경은 제껴두고 윈도우 환경을 위주로 학습중이며, build 파일을 사용하지 않고 vivado에 새로운 프로젝트를 만들어서 시뮬레이션을 시도해봤으나, 특정 시간 이후에 시뮬레이션의 웨이브폼이 출력되지 않는 문제에 대한 답변을 검토하는 것이 도움이 될 것 같습니다.

이 답변에서는 “GUI 상에서 잘 모르겠지만, linux와 큰 차이가 없어보인다. 결론은 finish를 만나기 전까지 simulation이 돌아야 한다. run all 이라고 F3을 눌러서 실행해보시라”고 안내하고 있습니다. 이는 Vivado를 사용한 시뮬레이션 작업에서 유사한 문제에 직면했을 때 확인해볼 수 있는 접근 방법을 제시합니다.

질문에 포함된 스크린샷과 문제 설명을 바탕으로, 만약 시뮬레이션 중에 예상되는 “Finish!” 메시지가 나타나지 않는다면, 시뮬레이션의 설정이나 실행 방법, 또는 사용하시는 코드 내에 특정 지시문(finish)까지 도달하지 못하는 로직 오류가 있을 수 있습니다. Vivado에서 제공하는 다양한 디버깅 옵션이나 시뮬레이션 실행 방법을 재검토하여 보다 디테일한 설정 변경이나 코드 수정이 필요할 수 있습니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.

현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏
추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.

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