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인프런 커뮤니티 질문&답변

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김상현

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설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

[HDL 22장] 모듈간의 정확한 Data 전달을 위한 Valid / Ready Handshake I/F - 실습편

m_valid와 m_ready가 OR 처리되어있는 이유가 궁금합니다.

작성

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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맛비님. 안녕하세요. 강의 잘 보고 있습니다. 하나 궁금한 점이 있어서 질문 드립니다.

Valid / Ready I/F는 마스터와 슬레이브 간 데이터 전송에 있어 문제가 없는지 서로 검사하고 데이터를 전송하는 것으로 이해하고 있습니다.

Q. 약 6분 48초에 나오는 3 stage Handshake 모듈 m_ready와 ~m_valid가 왜 OR로 묶여있는지 이해가 되지 않습니다.

m_ready가 만약 0이라면 마스터가 데이터 받을 준비가 되어있지 않다는 것으로 이해가 되는데, 이 때 m_valid가 만약 0이라면 마스터가 데이터 받을 준비가 되어있지 않아도 데이터 전송이 될 것이라고 생각이 들어서요. 왜 OR 처리가 되어있나요?

답변 2

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설계독학맛비
지식공유자

안녕하세요 🙂

이 부분 코드 이해가 어려워요.. 그래도 스스로 답을 찾아내셨다니 다행입니다. (설명을 어떻게 드려야할지 고민하고 있었네요 ㅎ)

즐공하세요 🙂

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김상현
질문자

아 m_ready가 0이어도 내부 동작을 멈출 이유가 없네요... 생각이 짧았습니다.

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