dma의 read/write data width

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

해결된 질문

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수정됨

안녕하세요

제공해 주신 코드를 수정해서 rdma와 wdma의 data width를 서로 다르게 설계해보았는데요.

AWSIZE와 ARSIZE을 다르게 설정해도 큰 값으로 통일되어 error가 발생하더라구요.

data width를 서로 다르게 설계하면 axi spec에 위배되는 것인가요?
잠깐 알아본 바로는 위와 같이 read/write의 width가 다른 data를 전송하고 싶은 경우 경우 큰 쪽의 data width에 맞춘뒤 narrow burst라는 것을 활용해서 data width보다 작은 데이터를 전송할 수 있는 방법이 있던데 이것을 사용해야 하는 것인가요?

verilog-hdl fpga 임베디드 amba

답변 1

설계독학맛비

지식공유자

안녕하세요 🙂

A1. 스펙상 질문주신 부분에 대해서 본 기억은 없습니다. 제 생각에는 Write 와 Read 가 별도 channel 로 존재하기 때문에, 강제로 data width 를 R/W 다르게 해도 사용은 할 수 있다고 생각이 들어요. 하지만 실제로 그렇게 쓰는 케이스는... 본적은 없습니다.

A2. 서로 다른 data width 를 사용하고 싶다면, 예상하신대로 data 를 R/W 할때 특정 data width 로 convert 해주는 로직이 필요해보입니다. 이 로직은 현업에서 실제로 사용합니다.

즐공하세요 🙂

장현수

질문자

답변감사합니다

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