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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 12장] AXI4-Lite I/F 를 사용하여 Register 가 아닌 메모리에 Write / Read 해보기 - 코드리뷰편

ddr3 관련 질문 있습니다

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block design 시 zync에 ddr3 인터페이스가 지금 같은 경우는 zybo-20이니 자동 연결 되게 되있던데, 만약에 ddr3가 아닌 다른 외부 메모리(sdram)이 있으면 여기에 hello world 코드가 실행되게 하려면 절차가 어떻게 될까요?

 

제가 가지고 있는 보드가 zync가 아니라 microblaze로 하고 있는데 보드에 ddr3가 아닌 sdram이 있거든요. 이걸 활용해서 vitis 기능을 쓰고 싶은데, mig 7 series ip가 ddr3 ddr2만 지원을 해서 직접 controller를 설계해야될 거 같아 sdram controller 예제 코드 기반으로 보고 있는데요.

 

1. ddr3 대신 sdram으로 해서 elf 파일을 올려도 동작 하는지(용량 충분하다 가정) : HW 적으로 VIVADO에서 로직 구현만 확인 되면 VITIS에서 똑같이 hello world를 출력할 수 있는지?

2. sdram controller의 예제의 경우, axi interface가 아닌 user interface - controller - sdram interface - sdram 이런 식이 던데, user interface를 axi interface로 변환 하는 방법?

그리고 혹시 추가적으로 더 해야되는 작업이 있나요?


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답변 1

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안녕하세요 🙂

질문주신 내용은 해본적이 없어서 정확한 답변이 어려울 것 같습니다. 참고만 해주세요.

1. ddr3 대신 sdram으로 해서 elf 파일을 올려도 동작 하는지(용량 충분하다 가정) : HW 적으로 VIVADO에서 로직 구현만 확인 되면 VITIS에서 똑같이 hello world를 출력할 수 있는지?

동작할 것 같습니다.

2. sdram controller의 예제의 경우, axi interface가 아닌 user interface - controller - sdram interface - sdram 이런 식이 던데, user interface를 axi interface로 변환 하는 방법?

정규 문서를 참고하셔서 Interface 를 변경하도록 재설계 하시면 되겠습니다.

즐공하세요 🙂

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답변 감사합니다 !

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