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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 5장] D FlipFlop 과 Reset 실습 (Reset 의 중요성은 여러번 말해도 됩니다.)

Begin end 사용

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·

148

1

안녕하십니까 수업을 듣던 중 궁금한 점이 생겨서 질문 남깁니다.

 

Always ~~~ begin

 

 

End

 

Always~~~begin

 

 

End

 

는 always 문이 두개라 사용의 이유가 납득이 되는데

Always 문안에서 if문이 한번 사용되는데 begin을 쓰신 이유가 궁금합니다.

예를들어) Case2.에서 (확실히 나와있는게 case2)

Always ~~~ begin

If ~~ begin

End else begin

End

End

가 이해가 가지 않습니다.

 

Always ~~~~begin

If ~~~~~

Else ~~~~

End

 

하면 똑같지 않나요 ?

=================

현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

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답변 1

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안녕하세요 🙂

if 문 조건 뒤에 다음 라인이 one line 이라면, begin end 는 필요 없습니다.

그렇다고 begin end 를 통해서 if 문을 구성해도 syntax 적으로 아무런 문제가 없죠.

이유를 굳이 찾자면.... 제 코딩스타일이 그래서 이고요. (그외 이유는 없어요 ㅎ)

질문자님께서 편하신 코딩스타일을 가져가시면 되겠습니다.

즐공하세요 🙂

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