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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 11장] 설계능력 향상을 위한 Counter 제대로 이해해보기 (실습편)

DUT 시퀀셜 로직에서 output을 뽑기 위한 reg 설정 스타일 문의

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안녕하세요. 강의 잘 듣고 있습니다.

작성하신 예제 코드를 보면 시퀀셜로직의 always 문에서 아웃풋을 뽑기 위해 별도의 reg 타입 변수를 선언하고 always 문 바깥에서 assign 으로 아웃풋에 reg 값을 넣고 있는데,

output 선언할때 output reg a_out; 이런식으로 코딩하고 always 문에서 바로 값을 입력하면 문제가 있는 걸까요? 예전에 듣던 강의에서는 바로 이런식으로 입력을 해서 질문드립니다. 합성할 때나 나중에 FPGA에 올릴 때 문제가 될까 해서요.

 

감사합니다!

 

 

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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답변 1

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지식공유자

안녕하세요 🙂

Syntax 의 이슈이고요.

말씀해주신 방법대로 수정하여도 동작상 동일한 진리표 결과를 만들어 낸다면 합성결과는 동일한 결과를 만들어야 합니다. 합성기 tool 의 원리가 카르노 맵과 같은 진리표 기반의 optimize 를 하기 때문이에요.

즉, language 의 syntax 보다는 "로직" 이 합성기에 영향을 미쳐요.

추가로 "어떻게 구현시 로직이 어떻게 돼요?" 류의 질문의 가장 현명한 답은 직접 합성해보시면 됩니다. 🙂

FPGA 강의의 1장 만 들어보시면 직접 해보실 수 있어요.

https://www.inflearn.com/course/lecture?courseSlug=%EC%8B%A4%EC%A0%84-%EA%B0%80%EC%86%8D%EA%B8%B0-%EC%84%A4%EA%B3%84&unitId=71775

 

즐공하세요 :)

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