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20강 BRAM 부분에서
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123줄에 addr_cnt +1 한 이유가 뭔가요?
114, 115줄에 assign이 done이 되는 것을 표현할 때 num_cnt-1 == addr_cnt +1 (addr_cnt 0~99에서 99번째일때를 나타냄) 에서 둘의 값을 같게 해서 (값을 99로 ) 라고 생각헸습니다.
그런데 num_cnt-1부분에서 num_cnt 부분이 99번까지 주소를 접근할 수 있는 코드를 찾지 못했습니다. 106줄에서 i_num_cnt가 0~99까지 순차적으로 접근이 자동적으로 되는 것인지 궁금합니다 아니면 제가 코드에서 빼먹은 부분이 있는지 한번 확인해주시면 감사합니다.
-> 다시 한번 찾아보니 always @(posedge)를 통해 반복되는 거 같다고 생각이 듭니다. 확인이 필요한데 맞나요? 간단한 문법인거 같은데 verilog hdl을 며칠전부터 시작하거라.. 하하..
143줄 o_read 1cycle delay를 시켰다는 것을 어떻게 알 수 있나요?
혹시 138 의 always @( posedge clk) 부분을 통해 알 수 있는 건가요? 만약 맞다면 always @ 를 안쓴다면 r_valid 신호가 유효한 값을 읽을 때 동시성으로 인해 동작을 못하는 것이라고 이해하면 되나요?
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답변 1
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안녕하세요 :)
123줄에 addr_cnt +1 한 이유가 뭔가요?
다음 address 를 접근하기 위함이었습니다. 질문자님이, counter 로 접근하는 것이 아닌 특정 조건으로 address 를 바꾸고 싶으시면 수정하시면 되겠습니다.
그런데 num_cnt-1부분에서 num_cnt 부분이 99번까지 주소를 접근할 수 있는 코드를 찾지 못했습니다. 106줄에서 i_num_cnt가 0~99까지 순차적으로 접근이 자동적으로 되는 것인지 궁금합니다 아니면 제가 코드에서 빼먹은 부분이 있는지 한번 확인해주시면 감사합니다.
114,115, 120 번째 줄에, address 초기화 부분이 있습니다.
143줄 o_read 1cycle delay를 시켰다는 것을 어떻게 알 수 있나요?
혹시 138 의 always @( posedge clk) 부분을 통해 알 수 있는 건가요? 만약 맞다면 always @ 를 안쓴다면 r_valid 신호가 유효한 값을 읽을 때 동시성으로 인해 동작을 못하는 것이라고 이해하면 되나요?
true_dpbram.v 코드를 보시면, read 는 1 cycle delay 로 모델링 되어 있습니다. 거기에 맞추었다고 보시면 되겠습니다.
즐공하세요 :)