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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 19장] Internal Memory Interface 에 대해 이해해보자 (FPGA 의 BRAM 을 이해하기 - 이론편)

latch를 막은건가요?

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HDL 19장 timing diagram에서 ENA = 0 즉 DISABLED 상태에서 DOUTA = 0000 인데 추측성이긴 한데 베릴로그 코드에서 초기화 상태로 코드를 썼다고 생각이 듭니다. 이 이유가 이전의 값들을 반영하지 않기 위해( latch)를 방지하기 위해 쓴 게 맞나요?

 

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

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답변 1

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안녕하세요 :)

Xilinx 가 그려놓은 diagram 을 보고 질문주신거라고 이해했습니다.

 

HDL 19장 timing diagram에서 ENA = 0 즉 DISABLED 상태에서 DOUTA = 0000 인데 추측성이긴 한데 베릴로그 코드에서 초기화 상태로 코드를 썼다고 생각이 듭니다. 이 이유가 이전의 값들을 반영하지 않기 위해( latch)를 방지하기 위해 쓴 게 맞나요?

latch 는 구현 방법의 문제이고, 값이 0000 인거와는 거리가 있어보여요.

이해를 돕기위한 예제일뿐, 해당 부분은 latch 와는 관련이 없어보입니다.

 

즐공하세요 :)

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