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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 5장] D FlipFlop 과 Reset 실습 (Reset 의 중요성은 여러번 말해도 됩니다.)

영상 강의 = , <=

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zip 파일에 나온 code들은 <=로 되있는 경우가 있는데, 영상은 = 로 쓰셔서 언제 바뀐것이고 , 바뀐 이유가 무엇인지 궁금합니다. 추후에 강의에 나올 수도 있지만 질문드려요~

 

제 예상은 non-block과 block으로 인한 차이라 생각은 드는데, 병렬적인 과정을 하기 위해서는 block = 이 아닌 non-block을 사용 한다고는 인터넷 서칭하면서 알게 되었습니다. 그러나 디테일한 설명이 필요해서 질문드립니다.

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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답변 2

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해당 부분은 공지로 드렸었는데, 제가 신규로 들어오시는 분들을 생각 못했네요 ㅠㅠ

불편을 드려서 죄송합니다. 혼동이 있을 수 있어서, 다음처럼 실습파일 다운로드 받는 부분에 추가했습니다.

image즐공하세요 :)

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안녕하세요 :)

DUT 에는 문제가 없었는데, Testbench 의 버그 였어요. (testbench 에서 생성되는 신호의 clock 동기화 문제)

https://www.inflearn.com/news/996958

위 링크 참고 부탁드립니다.

즐공하세요 :)

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