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Verilog를 이용한 FPGA 활용 기초
Register는 무엇인가 - 24
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Verilog를 이용한 FPGA 활용-기초 강의에서
첫번째 코드의 시뮬레이션의 결과가
이렇게 나오는데 구간 2와 구간 3이 왜 같은 클락에서 발생하지 않고 2번 발생후에 3번이 발생하는지 모르겠습니다.
병렬적으로 코드 구현이 된다고 이해를 했는데 혹시 제가 놓친 코드가 있을까요
답변 2
감사합니다!
24페이지의 소스코드를 보면, (라인 37) 강제로 딜레이 #133 (133ns)을 주었기 때문입니다.in1을 1로 만들고, 133ns 딜레이 후에 in2의 값이 10으로 변경됩니다.
이는 simulation상에서는 delay를 사용자가 원하는 대로 줄 수 있습니다.(실제로 코드를 합성할 때에는 이렇게 딜레이를 줄 수 없습니다)
이렇게 나오는데 구간 2와 구간 3이 왜 같은 클락에서 발생하지 않고 2번 발생후에 3번이 발생하는지 모르겠습니다. 
