소개
안녕하세요. 설계독학의 맛비입니다.
현) Global Top10 Fabless 기업에서 HW IP 설계하고 있습니다.
반도체 설계관련 이야기들을 주제로 영상과 글을 쓰고 있습니다.
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- 현업 경험을 바탕으로 만든 강의라서 도움이 많이 됩니다.
Hello World!
2024.04.04
1
- 디지털 회로 설계 입문에 최적화
jhwoo2080
2024.04.02
1
게시글
질문&답변
2024.05.30
rdma.v 코드 수정 필요성 제기 후 수정본 검토 요청입니다!
안녕하세요 🙂 (의도하진 않았지만) 다행히?도 수정하지 않아도 전체 동작에는 영향은 없어 보이네요. 말씀해 주신대로 is_burst_done_r 부분을 제거해도 될 것 같습니다. (사진) 제가 의도했던건, 더 이상 read request 가 없으면, rdata channel 을 Idle 로 변경하고자 했었는데요. 그게 저 위의 코드였는데, state 가 완전꼬여서.. 0 으로 절대 안떨어지네요 ㅠ ㅎㅎㅎ 이렇게 고치시면 제 의도하고 부합합니다. (질문자님꺼랑 같은거 에요 ㅎㅎ) always @(*) begin n_state_r = c_state_r; case(c_state_r) S_IDLE : if(ar_fifo_empty_n) n_state_r = S_RUN; S_RUN : if(!ar_fifo_empty_n) // No more read data transaction. n_state_r = S_IDLE; endcase end 촬영해둔 영상하고 코드에 차이가 있고.. 더 혼란스러워 질 것 같아서 별도 코드 업데이트는 안할 예정이에요. 사실상 없어도 되는 state 같습니다. 동작에도 영향이 없네요. 엄지척!! 드립니다!! 즐공하세요 🙂
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질문&답변
2024.05.30
37장 data bit width 질문
안녕하세요 🙂 강의자료를 보시면, 저희 DMA 의 Core 가 100 MHz 였을 때를 가정하고, 800 Mbytes/s 라고 설명드렸습니다. (Frequency 가 100MHz 인 것을 확인 부탁드려요 현재 사용중인 FPGA 보드에서 1GHz 까지 합성하는것은.. 거의 불가능에 가깝습니다.) (사진) 그 외 적어주신 내용은 저도 같은생각이에요. 즐공하세요 🙂
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질문&답변
2024.05.28
rdma.v 코드 수정 필요성 제기 후 수정본 검토 요청입니다!
안녕하세요 🙂 어허.. 이런.. “파형에서도 모든 데이터를 다 받고나서도 여전히 S_RUN 상태에 머물러있는 것을 확인하였습니다.” 시뮬레이션이 종료되기 전까지에도 S_RUN이 유지되고 있르면 버그 맞는 것 같은데요...? ㄷㄷ read request 했던 모든 rdata 를 컨슘하면 IDLE 로 가는게 맞아요. 코드는 주말에 확인해보고 수정해놓을께요! 리포팅 감사합니다 🙂
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질문&답변
2024.05.27
비바도 zoom in/ 바닥 눈금 설정 질문 건
안녕하세요 🙂 질문을 정확하게 이해하지 못했는데요... 저도 전부 알고있지는 못해서, 사용방법의 경우에는 메뉴얼이 정답이라고 생각해서, 참고 부탁드립니다. 비바도에서 o_sec 도 볼수 있도록 zoom 하는 방법은 없을까요? o_sec 가 이미 waveform 에 추가가 되어있는데, zoom 이라고 하시면 어떤걸까요..? ctrl 누르신 상태에서 마우스 휠을 말씀하시는 걸까요? 그리고 아랫쪽의 노란색 눈금 나오게 할려면 어떻게 해야 할까요? 예를들어 설명해주시면 감사하겠습니다 (글로만 봤을때 잘 모르겠어요...) 툴 관련해서는, Vivado 메뉴얼을 참고해주시면 감사하겠습니다. 강의에서는 별도로 다루지 않았어요. 어려우시지 않을꺼에요. https://docs.amd.com/v/u/en-US/dh0010-vivado-simulation-hub 즐공하세요 🙂
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질문&답변
2024.05.25
실습자료 불일치 건
안녕하세요 🙂 빨간색 표시한 부분이랑 실습자료 chapter 를 매치해서 봐주시면 될 것 같아요. (사진)
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